寬頻與高頻電路基板導線設計
a.輸入阻抗1MHz，平滑性(flatness)50MHz的OP增幅器電路基板
圖26是由FET輸入的高速OP增幅器OPA656構成的高輸入阻抗OP增幅電路，它的gain取決於R1、R2，本電路圖的電路定數為2倍。
此外為改善平滑性特別追加設置可以加大噪訊gain，抑制gain-頻率特性高頻領域時峰值的R3。
圖26 高輸入阻抗的寬頻OP增幅電路
圖27是高輸入阻抗OP增幅器的電路基板圖案。降低高速OP增幅器反相輸入端子與接地之間的浮遊容量非常重要，所以本電路的浮遊容量設計目標低於0.5pF。
如果上述部位附著大浮遊容量的話，會成為高頻領域的頻率特性產生峰值的原因，嚴重時頻率甚至會因為feedback阻抗與浮遊容量，造成feedback信號的位相延遲，最後導致頻率特性產生波動現象。 此外高輸入阻抗OP增幅器輸入部位的浮遊容量也逐漸成為問題，圖27的電路基板圖案的非反相輸入端子部位無full ground設計，如果有外部噪訊干擾之虞時，接地可設計成網格狀(mesh)。
圖28是根據圖26製成的OP增幅器Gain－頻率特性測試結果，由圖可知即使接近50MHz頻率特性非常平滑，-3dB cutoff頻率大約是133MHz。
圖27 高輸出入阻抗OP增幅器的電路基板圖案
圖28 根據圖26製成的OP增幅器Gain－頻率
b. 可發揮50MH z~6GHz寬頻增幅特性的電路基板圖案
圖29是由單晶片微波(MMIC: Monolithic Micro wave device)積體電路NBB-310(RFMicro Devices)構成的頻寬50MHz～6GHz寬頻高頻增幅器，NBB-310高頻元件採用AlGaAs HBT製程製作，因此可靠性相當高。
使用MMIC的增幅器時，必需搭配適合的電路基板圖案阻抗與元件，例如耦合電容、高頻扼流圈(choke)、線圈(coil)(以下簡稱為RFC)時，才能發揮元件具有的功能。如NBB-310技術資料的記載，偏壓(bias)電
流只需利用電阻與RFC即可，不過本電路使用複合型電晶體構成的current mirror電路，加上 NBB-310輸出腳架的直流電壓Level，會隨著高頻輸入電力Level的變化，使用上述電阻與RFC簡易偏壓電路的話，輸入電力變時輸出腳架的直流電壓會降低，NBB-310可能會有過電流流動之虞，所以偏壓電路使用current mirror電路，藉此防止發生過電流現象。
圖29 頻寬50MHz～6GHz寬頻高頻增幅器的電路
頻率超過2～3GHz必需謹慎選擇印刷電路基板的材質，基本上不可使用傳統FR4玻璃環氧樹脂，因此無鉛且高頻特性與FR4玻璃環氧樹脂相同的高Tg玻璃環氧樹脂使用可能性大幅增加。一般而言高頻電路通常會選用高頻用低tan的基板材質，此外為抑制周圍溫濕度造成高頻特性變動，因此必需將基板的溫濕度一併列入考慮。圖30是頻寬50MHz～6GHz寬頻高頻增幅器的電路基板圖案，如圖所示micro strip line上方的2個耦合電容C1、C2與C4、C5， 並聯設在線路端緣(edge)可以改善insertion loss與return loss等高頻特性。
圖30 頻寬50MHz～6GHz寬頻高頻增幅器的電路基板圖案
頻率超過GHz等級時，電容器的高頻特性隨著廠牌出現極大差異，雖然指定廠牌對資材採購單位相當困擾，不過它是OP增幅性能上重要元件之一，重視應用性能時就不應該妥協讓步。
封裝NBB-310的接地面必需與周圍接地面分離，如此才能夠防止在NBB-310接地面流動的接地電流迷走在full ground面上，這種技巧經常被應用在改善OP增幅器的絕緣特性。
自製線圈時使用FT23-61 type的troy dull core，與直徑ψ0.3polyurethane，靠近NBB-310端緊密繞卷5圈，接著均勻粗繞卷10圈；如果使用市售的線圈必需透過測試尋找特性符合要求的產品，筆者認為若使用WD0200A(岡谷電機)可以充分發揮NBB-310的性能。
c. 可以從直流切換成2.5GHz的RF切換電路
以往RF信號切換開關大多使用PIN二極體(diode)，目前GaAs與CMOS專用IC已經成為市場主流，此處以μPD5710TK為例，介紹可以切換直流～2.5GHz的寬頻切換電路(圖31)。
圖31 可從直流切換成2.5GHz的RF切換電路
圖中的μPD5710TK採用CMOS製程製作，點線表示直流cut用電容，其它切換IC的端子偏壓(bias)Level是以直流性定義，所以幾乎都是用電容直流cut，不過本電路無法使用直流電。圖32是RF切換電路基板圖案，圖案寬度為1.8mm如此便可以成為Z0=50Ω的micro strip line的傳輸線路，電路基板厚度
t=1.0mm。Layout基板時盡量讓切換IC的的接地在附近流入背面的端子接地，如此切換控制線在端子附近強制性控制阻抗(impedance)，所以沒有長度與寬度等限制。
圖32 可從直流切換成2.5GHz的RF切換電路基板圖案
為避免切換控制端子影響IC的動作，因此作業上必需謹慎處理。圖31的電容C1、C2與接地作交流性連接，可以降低電容對連接控制電路與電源圖案的影響(圖案成為等價性線圈，圖案長度與頻率關係的阻抗，從0到無限大巨大變動)。此外電容本身具備共振頻率，所以本電路採用高自我共振頻率與高定數電容，晶片電容一般都在100pF～1000pF左右。
d. 4GHz VCO的電路基板圖案
圖33是4GHz為中心可作500MHz寬頻振盪的VCO(Voltage Controlled Oscillator)電路，外觀上看似可洱必茲基本電路，不過卻無可洱必茲電路必要的C-C-L結構，然而本電路卻顯示負性阻抗而且還可以作振盪動作，一般的VCO為了要減輕負載，通常都會設置緩衝器(buffer)，不過本電路50Ω負載時仍擁有良好的負性阻抗，所以直接連接至50Ω傳輸線路。
圖33 4GHz為中心可作500MHz寬頻振盪的VCO電路
圖34是電路基板圖案。VCO的基板圖案重點必需考慮決定振盪頻率的元件，以及振盪電晶體的電流流動特性，依此才能設計最短的圖案長度。如上所述電路50Ω負載時顯示良好的負性阻抗，所以輸出直接連接至Z0=50Ω的micro strip line的傳輸線路，此外控制電壓端子Vr利用外部PLL電路以類比電壓控制，所以用C7作高頻性降至ground，避免受到電路基板佈線的影響。
圖34 4GHz為中心可作500MHz寬頻振盪的VCO電路基板圖案
Q1、L6、L4、D1決定振盪頻率，所以設計圖案時必需考慮貫穿這些元件的電路電流路徑。圖34中的虛線表示電路電流路徑。
接地採用via hole連接到L2，雖然這種連接方式屬於full ground不過路徑卻非常短，此外via hole設計必需避免產生額外的阻抗。
4GHz的頻率在真空中的1個波長為75mm，在印刷電路板上的波長比真空中更短，會有所謂的電路板上縮短率，加上電氣上的長度只有該波長的1/2，幾乎是可以忽略的長度，結果造成圖案之間的距離變得非常短，所以必需盡量選用小型元件，設計電路基板圖案時必需動作頻率列為最優先考慮。 照片2是本電路使用的SAM連接器外觀，它是Johnson components公司開發的End launch connector。對micro strip line而言，SAM的中心導體尺寸非常小，因此可以達成無阻抗暴增之虞的傳輸特性。圖35是SAM連接器的電路基板圖案，以及中心導體尺寸與基板厚度為1.2mm時的micro strip line寬度。
照片2 SAM連接器的外觀 圖35 照片2 SAM連接器的foot pattern
Audio電路大多採用單點接地(圖36)，類似RF電路的單點接地導線會成為電感器(inductance)，使得各元件的接地端子之間電位變得非常不穩定，所以基板圖案採用full ground設計，利用基板的背面與內層形成所謂的傳輸線路ground plain結構，此外與ground 連接的via hole會成為無法忽視的阻抗，設計上必需特別注意。
圖36 Audio電路常見的單點接地
電源與功率電路基板導線設計 a.面封裝型線性調整器的散熱圖案
接著介紹輸出電流1.0A低飽和型線性調整器(linear regulator)散熱圖案設計技巧。三端子調整器構成元件非常少因此廣被使用，圖37是由面封裝型線性調整器NCP1117構成的降壓電路；圖38是降壓電路基板圖案。
圖37 線性調節器構成的降壓電路 圖37 線性調節器構成的降壓電路
旁通電容器(bypass condenser) C1、C3封裝在半導體的輸出入端子附近，NCP1117為面封裝型半導體，使用電路基板圖案作散熱。圖39是NCP1117的散熱pattern大小與容許電力－熱阻抗的關係，例如輸入8V，輸出5V，輸出電流400mA時，半導體的損失利用輸出、入的電壓差(8V-5V=3V)，乘上輸出電流後等於3V×0.4A=1.2W，根據圖39可知NCP1117需要7mm正方以上的散熱pad。直接與散熱pad連接時，如果輸出平滑電解電容C4的電路基板圖案太寬時，熱量會經由圖案傳導至電容器造成電解電容溫度上升，所以散熱pad與C4的基板圖案必需案配合輸出電流，盡量降低導線圖案的寬度。
圖39 NCP1117的散熱pattern大小與容許電力－熱阻抗的關係
同步整流step down converter BIC221C與控制電路，以及MOSFET驅動電路三者同時封裝成一體，本電路的動作頻率為300kHz，輸入5V，輸出2.5V/3A。圖40(a)是step down converter電路圖；圖40(b)是BIC221C的內部方塊圖；圖41(a)是電路基板元件面圖案。
如圖40(b)所示，BIC221C內部方塊圖所示第4,6號腳架的GND，與第8號腳架的P.GND1、第16號腳架的P.GND2明確分隔，如果按照圖40(a)電路圖指示，直接描繪含蓋上述腳架配線圖案的話，可能會造成誤動作與噪訊增加等後果，因此設計電路基板圖案時，必需將第8號腳架的P.GND1、第16號腳架的P,GND2分開，避免第4,6號腳架GND大電流流動。具體方法如圖41所示，GND的第4,6號腳架在元件面連接，P.GND1的第8號腳架再與銲接面連接，大電流從C5通過P.GND2的第16號腳架，再從Vout(11,12,13,14pin)通過L1流入C5，P.GND1的第8號腳架從C1設置slit作連接，因此連接與第4,6號腳架的GND的圖案不會有大電流流動。
(a)電路圖
(b)BIC221C的內部方塊圖
圖40 同步整流式step down converter BIC221C構成的step down converter
(a)元件面
(b)銲接圖
圖41 2.5V/3.3A輸出的DC-DC converter電路基板圖案
b. 光學耦合器構成的gate驅動電路基板圖案 為避免控制電路遭受破壞，因此圖42將光學耦合器TLP351與二極體構成的控制電路，以及功率MOSFET分離。
圖42 photo coupler構成的gate驅動電路
圖43 gate驅動電路的基板圖案，光學耦合器的光學二極體單元屬於電流驅動，光學電晶體與功率
MOSFET等gate驅動單元則是電壓驅動，所以光學耦合器封裝在功率MOSFET附近，此時必需避免光學二極體的正、負極的平行導線Ⓐ部位面積變大。
圖43 gate驅動電路的基板圖案
c. 專用IC構成的gate驅動電路基板圖案
IR2011 8pin驅動IC內嵌high side與low side的gate驅動電路，屬於D級audio增幅器與DC-DC converter的gate驅動器。
圖44是專用IC的構成的gate驅動器電路；圖45是驅動電路的基板圖案。
雖然設計上要求gate驅動IC盡量靠近功率MOSFET設置，遠離功率MOSFET設置的場合，為避免high side的source電位波動，造成IC1第4腳架V5的負電位波動，所以需將二極體D2設在gate驅動IC附近。 此外為防止Tr1、Tr2誤動作，因此source與gate的導線盡量鄰接，此外控制信號的輸入圖案與COM圖案兩者必需平行設置。
圖44 專用IC的構成的gate驅動電路
圖45 專用IC的構成的gate驅動電路的基板圖案
數位電路基板導線設計
a.從BGA抽出圖案、層數的估算技巧
圖46的電路基板圖案是以三孔方式作間距1.27mm，256pin full grid BGA佈線。此處假設BGA外側5列需抽出信號線並留下電源與接地，如圖46所示基板若有三層的話就能夠達成以上要求；如果加上銲接面上的平滑電容等小型元件、電源層、接地層，電路基板總共需要6層。
導線抽出用貫穿孔(through hole)從BGA的中心點觀之，它的外側並未設置任何圖案，BGA的中心十字上也未設置任何貫穿孔，如此設計主要目的是為確保BGA中心的電源電流流入路徑。
有關電源阻抗的降低，建議讀者盡量利用貫穿孔將電源連接至接地層，而且理論上最好每根腳架都擁有一個貫穿孔，此外平滑電阻則盡量設在電源貫穿孔附近。使用FPGA等可程式元件基板作高密度封裝時，配合基板圖案的佈線進行腳架排列設計，可以縮減信號佈線層，尤其是考慮量產時的製作成本上述方法非常有效。
表2是BGA封裝時抽出圖案的列數與層數的估算結果，所謂抽出列數是指BGA要求的信號佈線圖，也就是說BGA外圍的球(ball)列。通常電源腳架與內層連接無法抽出導線，所以無法列入計算範圍，如果第2球列設有電源腳架時，電源的貫穿孔會影響導線的抽出，此時必需增加佈線層數。表3是pin之間3條與5條貫穿孔的最小加工尺寸一覽。
最低導線層數
拉出列數2列以下3列 4列 5列 6列 7列
pin之間 3條 1層 2層 3層 4層 5層
3層 2層 pin之間 5條 1層
(a)間距1.27mm的BGA
最低導線層數
拉出列數2列以下3列 4～6列4～6列4～6列4～6列
--- pin之間 3條 1層 2層
pin之間 5條 1層 2層 3層 4層 5層
表2 從BGA拉出的信號線列數與印刷電路板必要的層數
pattern寬度 pattern間隔
pin之間 3條 0.15 0.15
0.1 0.125 0.15 0.15 0.125 0.225 0.125 0.25 0.4 0.4 pin之間 5條
land間隔(外層) 0.25 land間隔(內層) 0.20 pattern-land間隔0.15 land－pad間隔
0.225
pattern-pad間隔 0.175 through hole直徑0.35 land直徑(外層) 0.65 land直徑(內層) 0.75
表3 pin之間3條與5條貫穿孔的最小加工尺寸一覽
b.記憶體周邊佈線圖案最小化技術
電路基板雙面封裝記憶體時只要周詳的事前規劃，一般都可以縮減基板的佈線圖案。基本手法是不改變動作的前提下，掌握信號特性使用替代功能性的電路連接，如此一來電路圖設計階段，替代佈線就可以大幅縮減基板正、背面的佈線圖案，例如資料與位址信號使用替代性佈線設計，通常動作功能不會受到影響。
圖47是data bus寬32位元的SSRAM CY7C1371C-100AC，封裝於基板正、背面的的佈線實例。雖然圖48的構想可以獲得高效率的佈線圖案，不過元件封裝時的電路基板熱傳導極易惡化，而且還會有銲接不良、電路基板翻翹之虞，因此設計基板佈線圖案時，必需與封裝業者溝通調整溫度profile，同時確認可替代與不無法替代的腳架，依此數據利用CAD進行各種佈線組合的檢討，例如data bus與byte enable等信號，雖然無法單獨替代基板佈線，不過若是set狀態時就能夠作替代佈線設計。
此外基板正、背面的分岐後的佈線佈線長度，如果是等長而且是最短化時，它還能抑制反射的影響。一般常用的記憶體，可以依照下列基準選擇替代信號: ▶SDRAM
Data:可替代(以DQM與set替代) DQM:可替代(以DATA與set替代)
Address:不可替代(因為設定mode resistor必需使用位址) BA:可替代
控制線:不可替代
▶SSRAM(Synchronous SRAM) Data:可替代(以BWE與set替代) BWE:可替代(以DATA與set替代)
Address:部份無法替代(已經使用ADV信號作burst access時，下方2位元無法替代) 控制線:不可替代
圖47 可封裝32位元data bus的SSRAM多層基板圖案
圖48 CY7C1371C SSRAM的腳架定義
c. 消除DDR-SDRAM資料bus timing誤差的佈線圖案
如圖49所示DDR-SDRAM的資料信號DQ[0:7]與master信號DM，具有strobe信號DQS，DQ[0:7]與DM則latch DQS信號的站立、下降的端緣，例如以400MHz動作時資料會以2.5ns切換。
記憶體的輸出隨著各位元會有所謂的固體差，根據Micron公司提供的DDR-SDRAM MT46V16M16-5B技術資料顯示，最惡值的8位元有效資料期間有1.35ns的固體差，若加上基板上佈線圖案長度差的話，有效資料期間更加縮減。
圖49 記憶體控制器與記憶體之間要求導線長度必需相同的信號
為獲得1.3ns以上有效資料期間(亦即0.05ns)，導線長度誤差在7.5mm以內必需等長度佈線，不過實際設計電路基板圖案基於嚴謹考量，通常會作導線長度誤差2.54mm以內的等長佈線指示(圖50)；表4是圖50電路基板圖案的導線長度誤差一覽。
由於信號Level會變成SSTL2，因此導線阻抗設為50Ω，此外Altera公司的Stratix系列的DQS是在元件內部執行，因此電路基板圖案必需作等長佈線設計，不過進行位相控制的場合，必需採用其它類型的圖案設計。
項目 等長 group①
信號名稱 DDR0_DQ﹝15﹞DDR0_D﹝14﹞DDR0_D ﹝13﹞ DDR0_D﹝12﹞DDR0_D﹝11﹞DDR0_DQ﹝10﹞DDR0_DQ﹝9﹞DDR0_DQ﹝8﹞DDR0_DQS1 DDR0_DM1
pattern長度(mm) 65.249 65.128 65.11 65.176 65.179 65.013 65.046 65.113 65.149 67.24
等長導線誤差 DDR0_DQ﹝7﹞DDR0_DQ﹝6﹞DDR0_DQ﹝5﹞DDR0_DQ﹝4﹞
等長 group②
DDR0_DQ﹝3﹞DDR0_DQ﹝2﹞DDR0_DQ﹝1﹞DDR0_DQ﹝10﹞DDR0_DQS1 DDR0_DM1 等長導線誤差
2.227 65.041 65.05 65.209 65.126 65.105 65.075 65.063 65.035 65.064 65.217 2.182
表4 導線(圖50)的長度誤差
圖50 DDR-SDRAM與記憶體控制器的電路基板圖案
d. PCI/PCI-X的bus電路圖案
表5是有關PCI/PCI-X電路圖案的長度與阻抗規範。由於PCI-X bus主要是規範PCI元件至card edge的電路圖案長度最大與最小值，因此電路圖案必需類似圖51的設計作繞道layout。利用FPGA構成PCI device的場合，為符合上述佈線長度的規範，必需注意腳架的設置。
使用標準PCI-IP時，可以根據IP廠商提供的constrain filer(腳架規範)進行腳架設置Layout，除此之外圖案阻抗也有標準規範，此時必需配合基板的層結構決定圖案的寬度，clock pattern通常利用接地作保護(guard)。表6是圖51電路基板圖案的長度規範摘要。
項目
CLK信號導線長度 32位元bus信號導線長度 RST信號導線長度
board阻抗特性(0Ω無負載時) 信號傳輸延遲(ps/mm)
PCI-X 最小 60.9619.0519.05
最大 66.0438.1 69.8576.2
60.96--- --- ---
PCI 最小
最大 66.04 38.1 50.8 ---
擴充64位元bus信號導線長度44.45
57±10% 5.91～7.48
60～100 5.91～7.48
表5 PCI bus與PCI-X的advertising card導線長度規範
圖51 PCI元件至card端源基板圖案
導線pattern規格值(最規格值(最
信號名稱
長度 小) 大) PCI_AD［63］ PCI_AD
［62］ PCI_AD［61］ PCI_AD［60］
45.157 46.083 48.01 54.308
44.45 44.45 44.45 44.45 19.05 19.05 19.05 19.05 60.96 19.05
69.85 69.85 69.85 69.85 38.1 38.1 38.1 38.1 66.04 76.2
PCI_AD［3］ 23.432 PCI_AD［2］ 27.166 PCI_AD［1］ 20.58 PCI_AD［0］ 21.713 PCI_CLK PCI_RST
63.519 57.926
表6 圖51的pattern長度
e. 可傳輸2.5Gbps差動信號的PCI-Express電路基板圖案
雖然PCI bus為32位元或是64位元寬的parallel bus，然而PCI-Express卻是由serial bus構成，接著再用一對的差動信號，以2.5Gbps速度進行通信(圖52)。差動信號的送信與收信為set時稱為Lane。由於PCI-Express的信號傳輸規範是以1/4/8/16/32的Lane數作定義，因此設計上必需考慮傳輸頻寬才能選擇Lane數。
圖52 PCI-Express的rain結構
此處假設PCI Express/PCI-X橋接(bridge)41210(Intel)可以支援1/4/8的Lane，依此介紹PCI-Express 8 Lane高速差動信號的電路基板圖案設計技巧。
圖53是利用8 Lain連接PCI-Express與PCI-Express橋接時的基板圖案，如圖所示它是利用圖案之間的間隔與寬度，調整差動pair與構成pair的一條Line的阻抗，藉此維持信號品質(Signal Integrity)。 表7是PCI-Express的差動收信端輸入阻抗規範，PCI-Express必需根據上述規範差動pair內作等長佈線設計；表8是PCI-Express的阻抗規範，PCI-Express用電路基板圖案彎曲的場合必需作R角折彎設計，因為差動pair維持等距間隔，可以有效抑制阻抗變動(圖54)。Layout時圖案盡量在基板表層環繞。此外每個via會使信號衰減0.5～1.0dB，為防止信號劣化設計上via的數量越少越好。使用複數Lane時差動pair必需鄰接設計，pair與pair之間呈間隔狀區隔。相差動pair之間的場合，pair與pair之間的間隔是差動之間5倍距離；非同相差動時pair與pair之間的間隔是差動之間3倍距離(圖55)。
圖53 利用8 Lain連接PCI-Express與PCI-Express橋接時的基板圖
項目 DC差動輸入阻抗DC輸入阻抗
最小 80 40
標準 100 50
最大 120 60
表7 PCI-Express的差動收信端輸入阻抗規範(單位:Ω)
信號名 PCIE_RP0PCIE_RN0PCIE_RP1PCIE_RN1PCIE_RP2PCIE_RN2PCIE_RP3PCIE_RN3PCIE_RP4PCIE_RN4PCIE_RP5PCIE_RN5PCIE_RP6PCIE_RN6PCIE_RP7PCIE_RN7
連接器至via之間的IC的線長誤差 35.967 35.965 21.707 21.707 24.964 24.967 28.957 28.959 23.24 23.24 23.943 23.94 37.407 37.405 39.584 39.584
0.002
0
0.003
0.002
0
0.003
0.002
0
(a)PCI-Express收信端的導線長度(容許誤差以0.127mm作指示)
信號名 PCIE_TP0PCIE_TN0PCIE_TP1PCIE_TN1PCIE_TP2PCIE_TN2PCIE_TP3
連接器至via之間的IC的線長誤差 35.424 35.424 30.962 30.962 25.064 25.074 30.197
0
0
0.01 0.003
PCIE_TN3PCIE_TP4PCIE_TN4PCIE_TP5PCIE_TN5PCIE_TP6PCIE_TN6PCIE_TP7PCIE_TN7
30.2 23.736 23.736 26.355 26.344 31.913 31.913 37.606 37.603
0
0.011
0
0.003
(b)PCI-Express送信端的導線長度(容許誤差以0.127mm作指示)
表8 PCI-Express的差動收信端輸入阻抗規範(單位Ω)
圖54 pattern不可作直角彎曲
圖55 差動pair鄰接時，pair之間的間距
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