期末试卷B（有答案）
一、选择题
1、假设相对寻址的转移指令占两个字节，第一个字节为操作码，第二个字节为位移量（用补码表示），每当CPU从存储器取出一个字节时，即自动完成（PC）+l-PC。若当前指令地址是3008H，要求转移到300FH，则该转移指令第二个字节的内容应为（ ）；若当前指令地址为300FH，要求转移到3004H，则该转移指令第二字节的内容为（ ）。 A.05H，F2H B.07H，F3 H C.05H，F3H D.07H，F2H 2、寄存器间接寻址方式中，操作数在（ ）中。 A.通用寄存器 B.堆栈 C.主存单元 D.指令本身
3、十进制数-0.3125的8位移码编码为（ ）。 A.D8H B.58H C.A8H D.28H
4、组成一个运算器需要多个部件，但下面所列（ ）不是组成运算器的部件。 A.通用寄存器组 B.数据总线 C.ALU D.地址寄存器
5、一个浮点数N可以用下式表示：
N=mrme，其中，e=rcg；
m：尾数的值，包括尾数采用的码制和数制： e：阶码的值，一般采用移码或补码，整数； Tm：尾数的基； re：阶码的基；
p：尾数长度，这里的p不是指尾数的：进制位数， 当ra=16时，每4个二进制位表示一位尾数；
q：阶码长度，由于阶码的基通常为2，因此，在一般情况下，q就是阶码部分的二进制位数。研究浮点数表示方式的主要目的是用尽量短的字长（主要是阶码字长q和尾数字长的和）实现尽可能大的表述范围和尽可能高的表数精度。根据这一目的，上述6个参数中只有3个参数是浮点数表示方式要研究的对象，它们是（ ）。 A.m、e、rm B. rm、e、rm C.re、p、q D. rm、p、q
6、Cache用组相联映射，一块大小为128B，Cache共64块，4块分一组，主存有4096块，主存地址共需（ ）位。 A.19 B.18 C.17 D.16
7、某存储器容量为64KB，按字节编址，地址4000H~5FFFH为ROM区，其余为RAM区。若采用8K×4位的SRAM芯片进行设计，则需要该芯片的数量是（ ）。 A.7 B.8 C.14 D.16
8、程序P在机器M上的执行时间是20s，编译优化后，P执行的指令数减少到原来的70%，而CPl增加到原来的1.2倍，则P在M上的执行时间是（ ）。 A.8.4s B.11.7s C.14s D.16.8s
9、下列部件中，CPU存取速度由慢到快的排列顺序正确的是（ ）。
A.外存、主存、Cache、寄存器 B.外存、主存、寄存器、Cache C.外存、Cache、寄存器、主存 D.主存、Cache、寄存器、外存
10、下列关于总线说法中，正确的是（ ） I.使用总线结构减少了信息传输量
II.使用总线的优点是数据信息和地址信息可以同时传送 III.使用总结结构可以提高信息的传输速度 IV.使用总线结构可以减少信息传输线的条数
A.I，II，III B.II，III，IV C.III，IV D.只有I 11、下列关于总线设计的叙述中，错误的是（ ）。 A.并行总线传输比串行总线传输速度快 B.采用信号线复用技术可减少信号线数量 C.采用突发传输方式可提高总线数据传输率 D.采用分离事务通信方式可提高总线利用率 12、下列部件中不属于控制部件的是（ ）。
A.指令寄存器 B.操作控制器 C.程序计数器 D.状态条件寄存器
13、某计算机的指令流水线由4个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别为90ns，80ns、70ns和60ns，则该计算机的CPU时钟周期至少是）（ ）。
A.90ns B.80ns C.70ns D.60ns
14、某计算机的IO设备采用异步串行传送方式传送字符信息，字符信息的格式为：1位起始位、7位数据位、1位检验位、1位停止位。若要求每秒传送480个字符，那么该I/O设备的数据传输率应为（ ）bit/s.
A.1200 B.4800 C.9600 D.2400 15、CPU在中断周期中（ ） A.执行中断服务程序 B.执行中断隐指令 C.与I/O设备传送数据 D.处理异常情况
二、填空题
16、指令格式是指令用_______表示的结构形式，通常格式中由操作码字段和_______字段组成。
17、双端口存储器和多模块交叉存储器属于________存储器结构。前者采用________技术，后者采用________技术。
18、当今的CPU芯片除了包括定点运算器和控制器外，还包括_______、_______运算器和_______管理等部件。
19、一位十进制数，用BCD码表示需要________位二进制码，用ASCII码表示需要________位二进制码。
20、字节多路通道可允许多个设备进行_______型操作，数据传送单位是_______ 21、CPU能直接访问______和______但不能直接访问磁盘和光盘。
22、存储________并按________顺序执行，这是冯诺依曼型计算机的工作原理。 23、中断处理过程可以嵌套进行，_________的设备可以中断_________的中断服务程序。
24、闪速存储器特别适合于_______微型计算机系统，被誉为_______而成为代替磁盘的一种理想工具。
25、RISC的中文含义是______，CISC的中文含义是______
三、名词解释题
26、页表：
27、计数器定时查询方式：
28、指令流：
29、归零制RZ：
四、简答题
30、浮点数的阶码为什么通常采用移码？
31、宽体存储器有什么特点？
32、在什么条件和什么时间，CPU可以响应I/0的中断请求？
33、比较水平微指令与垂直微指令的优缺点。
五、计算题
34、设有主频24MHz的CPU，平均每条指令的执行时间为两个机器周期，每个机器周期由两个时钟周期组成，试求： 1）机器的工作速度。
2）假如每个指令周期中有一个是访存周期，需插入两个时钟周期的等待时间，求机器的工作速度。 解：
35、假设磁盘存储器转速为3000r/min，分8个扇区，每扇区存储1KB，主存与磁盘存储器数据传送的宽度为16位（即每次传送16位）。假设一条指令最长执行时间为25s。
试问：是否可采用一条指令执行结束时响应DMA请求的方案，为什么？若不行，应采用什么方案？
36、设主存容量为lMB，Cache容量为l6KB，每字块有16个字，每字32位，且按字节编址。
1）若Cache采用直接映射，试求主存地址字段中各段的位数。 2）若Cache采用4路组相联映射，试求主存地址字段中各段的位数。
六、综合题
37、在信号处理和科学的应用中，转置矩阵的行和列是一个很重要的问题。从局部性的角度来看，它也很有趣，因为它的引用模式既是以行为主的，也是以列为主的，例如，考虑下面的转置函数：
1.Tped ef int array a[2][2]； 2.
3 .void transposel（array dst，array src） 4.{
5. int i，j；
6.for（i=0；i<2；1++）{ 7. for（j=0；j<2；j++）{ 8. dst[j] [i]=src[i] [j]； 9. } 10. } 11. }
假设在一台具有如下属性的机器上运行这段代码： sizeof（int）==4。
src数组从地址0开始，dst数组从地址16开始（十进制）。
只有一个L1数据高速缓存，它是直接映射的、直写、写分配，块大小为8个字节。 这个高速缓存总的大小为16个数据字节，一开始是空的。 对src和dst数组的访问分别是读和写不命中的唯一来源。 问题如下：
1）对每个row和col，指明对src[row][col]和dstfrow][col]的访问是命中（h）还是不命中（m），例如，读src[0][0]会不命中，写dst[0][0]也不命中，并将结果填至下列表格中。
2）对于一个大小为32数据字节的高速缓存，指明src和dst的访问命中情况，并将结果填至下列表格中。
38、若某计算机有5级中断，中断响应优先级为1>2>3>4>5，而中断处理优先级为1>4>5>2>3，要求：
1）设计各级中断服务程序的中断屏蔽位（假设1为屏蔽，0为开放）。
2）若在运行用户程序时，同时出现第2、4级中断请求，而在处理第2级中断过程中，又同时出现1、3、5级中断请求，试画出此时CPU运行过程示意图。
39、某16位计算机的主存按字节编码，存取单位为16位；采用16位定长指令字格式：CPU采用单总线结构，主要部分如下图所示。图中R0~R3为通用寄存器：T为暂存器：SR为移位寄存器，可实现直送（mov）、左移一位.（left）和右移一位（right）3种操作，控制信号为SRop，SR的输出由信号SRout控制：ALU可实现直送A（mova）、A加B（add）、A减B（sub）、A与B（and）、A或B（or）、非A（not）、A加1（inc）7种操作，控制信号为ALUop。请回答下列问题。 1）图中哪些寄存器是程序员可见的？为何要设置暂存器T？ 2）控制信号ALUop和SRop的位数至少各是多少？ 3）控制信号SRout所控制部件的名称或作用是什么？ 4）端点①~⑨中，哪些端点须连接到控制部件的输出端？
5）为完善单总线数据通路，需要在端点①~⑨中相应的端点之间添加必要的连线。写出连线的起点和终点，以正确表示数据的流动方向。 6）为什么二路选择器MUX的一个输入端是2？
参考答案
一、选择题
1、C 2、C 3、B 4、D 5、D 6、A 7、C 8、D 9、A 10、D 11、A 12、D 13、A 14、B 15、B、
二、填空题
16、二进制代码 地址码 17、并行 空间并行 时间并行
18、cache 浮点 存储 19、4 7 20、传输 字节 21、cache 主存 22、程序 地址 23、优先级高 优先级低 24、便携式 固态盘
25、精简指令系统计算机 复杂指令系统计算机
三、名词解释题
26、页表：
页式虚拟存储器管理用的地址映象表，其中包括每个页的主存页号、装入位和访问方式等。 27、计数器定时查询方式：
集中式总线裁决方式之一，设备要求使用总线时通过一条公用请求线发出，总线控制器按计数的值对各设备进行查询。 28、指令流：
在计算机的存储器与CPU之间形成的不断传递的指令序列。从存储器流向控制器。 29、归零制RZ：
一种磁盘信息记录方式，正脉冲表示1，负脉冲表示0，在记录下一个信息之前记录电流要恢复到零电流。
四、简答题
30、解析：假设采用n位数值位，由移码的定义可知，有如下关系：
[x]移<2𝑛，当x<0时{ [x]移≥2𝑛 当x≥0时
因此，正数的移码一定大于负数的移码，这个是移码与原码、补码、反码的一个重要区别。更重要的是，移码具有如下性质： 当x>y时，[x]移>[y]移
31、答：宽体存储器将存储的位数扩到多个字的宽度，访问存储器时可以同时对多个字进行访问，从而提高数据的吞吐率。
32、答：CPU响应I/0中断请求的条件和时间是：当中断允许状态为1（EINT=1），且至少有一个中断请求被查到，则在一条指令执行完时，响应中断。
33、答：（1）水平型微指令并行操作能力强、效率高、灵活性强，垂直型微指令则较差。（2）水平型微指令执行一条指令的时间短，垂直型微指令执行时间长。（3）由水平型微指令解释指令的微程序，具有微指令字比较长，但微程序短的特点，而垂直型微指令正好相反。（4）水平型微指令用户难以掌握，而垂直型微指令与指令比较相似，相对来说比较容易掌握
五、计算题
34、1）主频为24MHz的意思是每秒中包含24M个时钟周期，又因为执行一条指令需要4个时钟周期，故机器每秒可以执行的指令数为24M/4=6M条（600万条）。
2）插入两个时钟周期，即执行每条指令需要6个时钟周期，故机器每秒可以执行的指令数为24M/6=4M条，即400万条。
35、解析：磁盘存储器转速为3000r/min，即50r/s。每转传送的数据为
8×1KB=8KB，所以数据传输率为8KB×50r/s=400KB/s.16位数据的传输时间=16位/（400KB/s）=2B/（400KB/s）=5𝜇s。由于5𝜇s远小于25s，因此不能采用一条指令执行结束响应DMA的请求方案。应采用每个CPU机器周期末查询及响应DMA的请求方案。 36、解析：
1）若Cache采用直接映射。由于每个字块含有16个字（64B），且按字节编址，因此字块内的位数（块内地址位数）为6位。另外，由于Cache中含有256个块（16KB/16×4B），因此字块地址位数为8位。主存容量1MB，说明总位数为20位，因此主存字块标记位数为20-6-8=6位。主存的地址格式如下：
2）若Cache采用4路组相联映射。同理，块内地址位数为6位。由于采用4路组相联映射，即每组4块，因此一共有64组，即组号需要6位。很容易得到主存字块标记位数为20-6-6=8位。主存的地址格式如下：
六、综合题
37、解析：
1）解决这个问题的关键是想象出如图所示的关系图。
注意：每个高速缓存行只包含数组的一个行，高速缓存正好只够保存一个数组，而且对王所有isrc和dst的行i都映射到同一个高速缓存行（0%2=0，1%2=1，2%2=0，3%2=1）。
因为高速缓存不够太，不足以容纳这两个数组，所以对一个数组的引用总是驱逐出另一个数组的有用的行。具体过程如下：
dst[j] [i]=src[i] [j]语包先访问 src[i][i]再将其存储到dst[j] [i]
说明如下：
①访问src[0][0]，不命中，将src[0]调入高速缓存的Line0。
②访问dst[0][0]，不命中，将dst[0]调入高速缓存的Line0，换出src[0]。 ③访问src[0][1]，不命中，将src[0]调入高速缓存的Line0，换出dst[0]。 ④……
2）当高速缓存为32B时，它足够大，能容纳这两个数组。因此所有不命中都是开始时的不命中。关系如图所示。
38、解析：
1）中断屏蔽是用来改变中断处理优先级的，因此这里应该是使中断屏蔽位实现中断处理优先级为1>4>5>2>3。也就是说，1级中断的处理优先级最高，说明1级中断对其他所有中断都屏蔽，其屏蔽字为全1：3级中断的处理优先级最低，所以除了3级中断本身之外，对其他中断全都开放，其屏蔽字为00100。以此类推，得到所有各级中断的中断服务程序中设置的中断屏蔽字见下表。
2）CPU运行程序的执行过程如下图所示。
具体过程说明如下：在运行用户程序时，同时出现2、4级中断请求，因为用户程序对所有中断都开放，所以，在中断响应优先级排队电路中，有2、4两级中断进行排队判优，根据中断响应优先级2>4，因此先响应2级中断。在CPU执行2级中断服务程序过程中，首先保护现场、保护旧屏蔽字、设置新的屏蔽字01100，然后，在具体中断处理前先开中断。一旦开中断，则马上响应4级中断，因为2级中断屏蔽字中对4级中断的屏蔽位是0，即对4级中断是开放的。在执行4级中断结束后，回到2级中断服务程序执行：在具体处理2级中断过程中，同时发生了1、3、5级中断请求，因为2级中断对1、5级中断开放，对3级中断屏蔽，所以只有1和5两级中断进行排队判优，根据中断响应优先级1>5，所以先响应1级中断。因为1级中断处理优先，级最高，所以在其处理过程中不会响应任何新的中断请求，直到1级中断处理结束，然后返回2级中断：因为2级中断对5级中断开放，所以在2级中断服务程序中执行一条指令后，义转去执行5级中断服务程序，执行完后回到2级中断，在2级中断服务程序执行过程中，虽然3级中断有请求，但是，因为2级中断对3级中断不开放，所以，3级中断一直得不到相应。直到2级中断处理完回到用户程序，才能响应并处理3级中断。 39、解析
1）程序员可见寄存器为通用寄存器（R0~R3）和PC.因为采用了单总线结构，因此.若无暂存器T，则ALU的A、B端口会同时获得两个相同的数据，使数据通路不能正常工作。
2）ALU共有7种操作，故其操作控制信号ALUop至少需要3位；移位寄存器有3种操作，其操作控制信号SRop至少需要2位。
3）信号SRout所控制的部件是一个三态门，用于控制移位器与总线之间数据通路的连接与断开。
4）端口①、②、③、⑤、⑧须连接到控制部件输出端。 5）连线1，⑥→⑨：连线2，①④。
6）因为每条指令的长度为16位，按字节编址，所以每条指令占用2个内存单元，顺序执行时，下条指令地址为（PC）+2.MUX的一个输入端为2，可便于执行（PC）+2操作。
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