MAX10 GPIO用户指南

2023-06-22 来源：钮旅网

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通用I/O用户指南

UG-M10GPIO2015.11.02

101 Innovation DriveSan Jose, CA 95134www.altera.com

MAX 10内容

Altera公司

MAX 10 I/OMAX 10MAX 10 I/O器件每种封装的概述.................................................................................................1-1

纵向移植支持I/O.......................................................................................................................1-3

资源 .......................................................................................................1-1MAX 10 I/OMAX 10 I/O 体系结构和功能.............................................................................2-1

MAX 10 I/OMAX 10 I/O标准支持................................................................................................................................2-1

MAX 10 I/O Bank单元........................................................................................................................................标准电压和管脚支持..............................................................................................2-4MAX 10 I/OMAX 10 I/O Bank体系结构2-7

位置...........................................................................................................................................................................................................................2-82-9施密特触发器输入缓冲缓冲器..................................................................................................................................2-12

..............................................................................................................2-12可编程I/O缓冲器功能...............................................................................................................2-12I/O标准匹配电压参考.............................................................................................................................................I/O标准匹配...............................................................................................................2-192-19

差分I/O标准匹配........................................................................................................................2-20MAX 10片上I/O匹配................................................................................................................2-21

MAX 10 I/O指南：V设计考量.........................................................................................3-1

指南：电压参考CCIO范围考量..............................................................................................................................3-1I/O标准限制................................................................................................................3-1指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管....................................................................3-2指南：遵守LVDS I/O限制规则.............................................................................................................3-3指南：I/O限制规则..................................................................................................................................3-3指南：模拟到数字转换器I/O限制.......................................................................................................3-3指南：外部存储器接口I/O限制...........................................................................................................3-7指南：复用配置管脚.................................................................................................................................3-8指南：MAX 10 E144封装的时钟和数据输入信号.............................................................................3-9

MAX 10 I/OAltera GPIO Lite IP实现指南内核.........................................................................................4-1

............................................................................................................................4-1

验证管脚移植兼容性Altera GPIO Lite IP.................................................................................................................................4-4

内核数据路径..............................................................................................4-2Altera GPIO Lite IPAltera GPIO Lite内核参考Altera GPIO Lite参数设置............................................................................5-1

接口信号........................................................................................................................5-1........................................................................................................................5-4

MAX 10通用I/O用户指南的额外信息...........................................................A-1

MAX 10通用I/O用户指南的文件修订历史......................................................................................A-1

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MAX 10 I/O概述

2015.11.021

UG-M10GPIO订阅反馈MAX® 10通用I/O (GPIO)系统包含I/O单元(IOE)和Altera GPIO Lite IP内核。

•IOE包含双向I/O缓冲器和I/O寄存器位于器件外设周围的I/O bank。

•Altera GPIO Lite IP内核支持GPIO组件和功能，包含双倍数据速率I/O (DDIO)、延迟链、I/O缓冲器、控制信号和时钟。

相关链接

•MAX 10 I/O体系结构和功能 (第2-1页)

提供了关于MAX 10器件的体系结构及功能的信息。•MAX 10 I/O设计考量 (第3-1页)

提供了MAX 10器件的I/O设计指南。•MAX 10 I/O实现指南 (第4-1页)

提供了MAX 10器件中实现I/O的指南。•Altera GPIO Lite IP内核参考 (第5-1页)

列出了MAX 10器件的Altera GPIO Lite IP内核的参数和信号。

MAX 10器件每种封装的I/O资源

表1-1: MAX 10单电源供电器件的封装规划—初步

封装类型器件尺寸球间距M153153-pin MBGA8 mm × 8 mm0.5 mmU169169-pin UBGA11 mm × 11 mm0.8 mmE144144-pin EQFP22 mm × 22 mm0.5 mm10M0210M0410M0810M1610M25112112112——130130130130—101101101101101trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.

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1-2MAX 10器件每种封装的I/O资源

UG-M10GPIO2015.11.02

封装类型器件尺寸球间距M153153-pin MBGA8 mm × 8 mm0.5 mmU169169-pin UBGA11 mm × 11 mm0.8 mmE144144-pin EQFP22 mm × 22 mm0.5 mm10M4010M50————101101表1-2: MAX 10双电源供电器件的封装规划—初步

封装类型器件尺寸球间距V3636-pinWLCSP3 mm × 3mm0.4 mmV8181-pinWLCSP4 mm × 4mm0.4 mmU324324-pinUBGA15 mm × 15mm0.8 mmF256256-pinFBGA17 mm × 17mm1.0 mmF484484-pinFBGA23 mm × 23mm1.0 mmF672672-pin FBGA27 mm × 27 mm1.0 mm10M0210M0410M0810M1610M2510M4010M5027————————56————160246246246————178178178178178178——250320360360360—————500500Altera公司MAX 10 I/O概述反馈UG-M10GPIO2015.11.02

MAX 10 I/O纵向移植支持1-3

MAX 10 I/O纵向移植支持

图1-1: MAX 10器件间的移植能力—初步

•箭头表示移植路径。包含在每条纵向移植路径中的器件呈阴影。有些封装有几条移植路径。相同路径中有较少I/O资源的器件呈更浅的阴影。

•要实现相同移植路径中不同器件型号之间完整的I/O移植，需要限制I/O的使用来匹配最低I/O数的产品系列。

Device10M0210M0410M0810M1610M2510M4010M50PackageV36V81M153U169U324F256E144F484F672注意:要验证管脚移植能力，请使用Quartus® Prime软件Pin Planner中的Pin Migration View视

图。

相关链接

验证管脚移植兼容性 (第4-4页)

MAX 10 I/O概述反馈

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MAX 10 I/O体系结构和功能

2015.11.022

UG-M10GPIO订阅反馈MAX 10器件的I/O系统支持各种I/O标准。在MAX 10器件中，I/O管脚位于器件外设的I/Obank中。I/O管脚和I/O缓冲器含有一些可编程的功能。

相关链接

MAX 10 I/O概述 (第1-1页)

MAX 10 I/O 标准支持

MAX 10器件支持广泛的I/O标准，包括单端、电压参考单端和差分I/O标准。

表2-1: MAX 10器件中支持的I/O标准

下面这些器件封装的I/O bank不支持电压参考的I/O标准：•V36封装的10M02的所有I/O bank。•V81封装的10M08的所有I/O bank。•E144封装的10M50的Bank 1A和1B。

I/O标准类型方向输入输出应用标准支持3.3 V LVTTL/3.3 VLVCMOS3.0 V LVTTL/3.0 VLVCMOS2.5 V LVCMOS1.8 V LVCMOS1.5 V LVCMOS1.2 V LVCMOS3.0 V PCI3.3 V 施密特触发器(Schmitt Trigger)单端单端单端单端单端单端单端单端YesYesYesYesYesYesYesYesYesYesYesYesYesYesYes—通用通用通用通用通用通用通用通用JESD8-BJESD8-BJESD8-5JESD8-7JESD8-11JESD8-12PCI Rev. 2.2—trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.

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2-2MAX 10 I/O 标准支持

UG-M10GPIO2015.11.02

I/O标准类型方向输入输出应用标准支持2.5 V施密特触发器(Schmitt Trigger)1.8 V施密特触发器(Schmitt Trigger)1.5 V施密特触发器(Schmitt Trigger)SSTL-2 Class ISSTL-2 Class IISSTL-18 Class ISSTL-18 Class IISSTL-15 Class ISSTL-15 Class IISSTL-15(1)SSTL-135(1)1.8 V HSTL Class I单端单端单端电压参考电压参考电压参考电压参考电压参考电压参考电压参考电压参考电压参考YesYesYesYesYesYesYesYesYesYesYesYes———YesYesYesYesYesYesYesYesYes通用通用通用DDR1DDR1DDR2DDR2DDR3DDR3DDR3DDR3LDDR II+、QDR II+和RLDRAM 2DDR II+、QDR II+和RLDRAM 2DDR II+、QDR II+、QDR II和RLDRAM 2DDR II+、QDR II+、QDR II和RLDRAM 2通用通用LPDDR2DDR1———JESD8-9BJESD8-9BJESD8-15JESD8-15——JESD79-3D—JESD8-61.8 V HSTL Class II电压参考YesYesJESD8-61.5 V HSTL Class I电压参考YesYesJESD8-61.5 V HSTL Class II电压参考YesYesJESD8-61.2 V HSTL Class I1.2 V HSTL Class IIHSUL-12(1)差分SSTL2 Class I或Class II(1)(2)(3)

电压参考电压参考电压参考差分YesYesYesYes (2)YesYesYesYes (3)JESD8-16AJESD8-16A—JESD8-9B仅适用于MAX 10 16、25、40和50器件。

该输入把差分输入当作两个单端口输入，并仅对其中之一进行解码。

该输出使用两个单端输出缓冲器，其中第二个输出缓冲器编程为反转输出。

MAX 10 I/O体系结构和功能反馈Altera公司

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MAX 10 I/O 标准支持2-3

I/O标准类型方向输入输出应用标准支持差分SSTL-18 Class I和Class II差分SSTL-15 Class I和Class II差分SSTL-15差分SSTL-135差分1.8 V HSTL ClassI和Class II差分1.5 V HSTL ClassI和Class II差分1.2 V HSTL ClassI和Class II差分HSUL-12LVDS (专用 )(4)LVDS (外部电阻)Mini-LVDS (专用)(4)Mini-LVDS (外部电阻)RSDS (专用)(4)RSDS (外部电阻，1R)RSDS (外部电阻，3R)PPDS (专用)(4)PPDS (外部电阻)LVPECL总线LVDSTMDSSub-LVDS差分差分差分差分差分Yes(2)Yes(2)Yes(2)Yes(2)Yes(2)Yes(3)Yes(3)Yes(3)Yes(3)Yes(3)DDR2DDR3DDR3DDR3LDDR II+、QDR II+和RLDRAM 2DDR II+、QDR II+、QDR II和RLDRAM 2通用LPDDR2—————————————JESD8-15—JESD79-3D—JESD8-6差分Yes(2)Yes(3)JESD8-6差分差分差分差分差分差分差分差分差分差分差分差分差分差分差分Yes(2)Yes(2)Yes————————YesYesYesYesYes(3)Yes(3)YesYesYesYesYesYesYesYesYes—Yes(5)—Yes(6)JESD8-16A—ANSI/TIA/EIA-644ANSI/TIA/EIA-644———————————(4)(5)(6)

仅可以在底部I/O bank上使用专用的LVDS发送器。可以在所有I/O bank上使用LVDS接收器。该输出使用两个单端输出缓冲器，其中第二个输出缓冲器编程为反转输出。需要一个单一的串行电阻。

需要外部匹配电阻。

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MAX 10 I/O体系结构和功能反馈

2-4MAX 10 I/O标准电压和管脚支持

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I/O标准类型方向输入输出应用标准支持SLVSHiSpi相关链接

差分差分YesYesYes(7)—————•MAX 10 I/O缓冲器 (第2-12页)

提供了关于可用的I/O缓冲和支持的I/O标准的详细信息。•LVDS发送器I/O匹配方案，MAX 10高速LVDS I/O用户指南

MAX 10 I/O标准电压和管脚支持

表2-2: MAX 10 I/O标准电平和管脚支持

VCCIO (V)I/O标准输入输出VREF (V)PLL_CLKOUT管脚类型支持MEM_CLKCLKDQS用户I/O3.3 V LVTTL/3.3 V LVCMOS3.0 V LVTTL/3.0 V LVCMOS2.5 V LVCMOS1.8 V LVCMOS1.5 V LVCMOS1.2 V LVCMOS3.0 V PCI3.3 V施密特触发器(SchmittTrigger)2.5 V 施密特触发器(SchmittTrigger)1.8 V施密特触发器(SchmittTrigger)3.3/3.0/2.53.0/2.53.0/2.51.8/1.51.8/1.51.23.03.33.33.02.51.81.51.23.0—————————YesYesYesYesYesYesYes—YesYesYesYesYesYesYes—YesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYes(8)YesYesYesYesYesYesYesYes2.5————YesYes(8)Yes1.8————YesYes(8)Yes(7)(8)

该输出使用两个单端输出缓冲器作为伪差分输出。需要外部匹配电阻。双向—使用施密特触发器(Schmitt Trigger)输入和LVTTL输出。

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MAX 10 I/O标准电压和管脚支持2-5

VCCIO (V)I/O标准输入输出VREF (V)PLL_CLKOUT管脚类型支持MEM_CLKCLKDQS用户I/O1.5 V施密特触发器(SchmittTrigger)SSTL-2 Class ISSTL-2 Class IISSTL-18 Class ISSTL-18 Class IISSTL-15 Class ISSTL-15 Class IISSTL-15SSTL-1351.8 V HSTL ClassI1.8 V HSTL ClassII1.5 V HSTL ClassI1.5 V HSTL ClassII1.2 V HSTL ClassI1.2 V HSTL ClassIIHSUL-12差分SSTL2 ClassI或Class II差分SSTL-18Class I和Class II差分SSTL-15Class I和Class II差分SSTL-151.5————YesYes(8)Yes2.52.51.81.81.51.51.51.351.81.81.51.51.21.21.2—2.5—1.8—1.5—1.52.52.51.81.81.51.51.51.351.81.81.51.51.21.21.22.5—1.8—1.5—1.5—1.251.250.90.90.750.750.750.6750.90.90.750.750.60.60.6—1.25—0.9—0.75—0.75YesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYes—Yes—Yes—Yes—YesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYes—Yes—Yes—Yes—YesYesYesYesYesYesYesYesYesYesYesYesYesYesYes—Yes—Yes—Yes—YesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYesYes————————MAX 10 I/O体系结构和功能反馈

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2-6MAX 10 I/O标准电压和管脚支持

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VCCIO (V)I/O标准输入输出VREF (V)PLL_CLKOUT管脚类型支持MEM_CLKCLKDQS用户I/O差分SSTL-135差分1.8 V HSTLClass I和Class II差分1.5 V HSTLClass I和Class II差分1.2 V HSTLClass I和Class II差分HSUL-12LVDS (专用)LVDS (外部电阻)Mini-LVDS (专用)Mini-LVDS (外部电阻)RSDS (专用)RSDS (外部电阻，1R)RSDS (外部电阻，3R)PPDS (专用)PPDS (外部电阻)LVPECL总线LVDSTMDSSub-LVDSSLVSHiSpi—1.35—1.8—1.5—1.2—1.22.5————————2.52.52.52.52.52.51.35—1.8—1.5—1.2—1.2—2.52.52.52.52.52.52.52.52.5—2.5—1.82.5——0.675—0.9—0.75—0.6—0.6———————————————Yes—Yes—Yes—Yes—Yes—YesYesYesYesYesYesYesYesYes———YesYes—Yes—Yes—Yes—Yes—Yes—YesYesYesYesYesYesYesYesYes———YesYes——Yes—Yes—Yes—Yes—YesYes————————Yes—YesYesYesYesYesYesYesYesYesYesYesYesYesYes—————————————————————————YesYesYesYesYesYesYesYesYes—YesYesYesYesYesAltera公司MAX 10 I/O体系结构和功能反馈UG-M10GPIO2015.11.02

MAX 10 I/O单元2-7

MAX 10 I/O单元

MAX 10 I/O单元(IOE)包含一个双向I/O缓冲器和五个寄存器，用于寄存输入、输出、输出使能信号和完全嵌入式双向单倍数据速率(SDR)以及双倍数据速率(DDR)的传送。I/O缓冲器在每个I/O bank上四个I/O模块组成一组。

•MAX 10器件与VREF、RUP、RDN、CLKPIN、PLLCLKOUT、配置及测试管脚共享用户I/O管脚。•施密特触发器输入缓冲器适用于所有I/O缓冲器。

每个IOE包含一个输入寄存器、两个输出寄存器和两个输出使能(OE)寄存器。

•两个输出寄存器和两个OE寄存器被用于DDR应用。

•您可以将输入寄存器用于快速建立时间，将输出寄存器用于快速时钟至输出(clock-to-output)时间。

•可以将OE寄存器用于快速时钟输出(clock-to-output)使能时间。

您可以将IOE用于输入、输出或双向数据路径。I/O管脚支持各种单端和差分I/O标准。

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2-8MAX 10 I/O Bank体系结构

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图2-1: 双向配置中的IOE结构

io_clk[5..0]Columnor RowInterconnectOEOE RegisterVCCIOOptional PCI Clampclkoutoe_outaclr/prnChip-Wide ResetDQENAACLR/PRNVCCIOProgrammablePull-UpResistorOutput RegisterDQOutputPin DelayCurrent Strength ControlOpen-Drain OutSlew Rate Controldata_in1data_in0sclr/presetENAACLR/PRNDQclkinoe_inInput Pin toInput Register Delayor Input Pin to Logic Array DelayBus HoldENAACLR/PRNInput Register相关链接

MAX 10功耗管理用户指南

提供了有关不同功耗周期和热插拔中I/O缓冲器的详细信息。

MAX 10 I/O Bank体系结构

I/O单元位于每个I/O bank上四个I/O模块的组上：

•高速DDR3 I/O bank—支持各种I/O标准和协议，包括DDR3。这些I/O bank适用于器件的右侧。

•高速I/O bank—支持各种I/O标准和协议，除了DDR3。这些I/O bank适用于器件的顶层、左侧和底部。

•低速I/O bank—位于器件左上侧的低速I/O bank。

要了解关于I/O管脚支持的详细信息，请参考器件的管脚列表(pinout)文件。

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MAX 10 I/O Bank位置2-9

相关链接

MAX 10器件管脚输出文件(Pin-Out)

MAX 10 I/O Bank位置

I/O bank位于器件的外设。

要了解关于每种器件封装中可用的模块化I/O bank的详细信息，请参考相关器件管脚输出文件。图2-2: MAX 10 02器件的I/O Bank—初始值

VREF88VCCIO8VREF11VCCIO16VREF6VCCIO6VREF22VCCIO25VREF5VCCIO5Low Speed I/O

3VCCIO3VREF3High Speed I/O

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2-10MAX 10 I/O Bank位置

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图2-3: MAX 10 04和08器件的I/O Bank—初始值

VREF88VCCIO8VREF77VCCIO7VCCIO1AVREF1VCCIO1BVREF21A61BVREF6VCCIO6

VREF5

25VCCIO5

VCCIO2Low Speed I/O

3VCCIO3VREF3VCCIO44VREF4High Speed I/O

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MAX 10 I/O Bank位置2-11

图2-4: MAX 10 16、25、40和50器件的I/O Bank—初始值

VREF88VCCIO8VREF77VCCIO7VCCIO1AVREF1VCCIO1BVREF21A61BVREF6VCCIO6VREF525VCCIO5OCT3VCCIO3VREF3VCCIO44VREF4Low Speed I/OHigh Speed I/OHigh Speed DDR3 I/O

VCCIO2相关链接

•MAX 10器件管脚输出文件(Pin-Out)•高速I/O规范

提供了有关低速和高速I/O bank中不同的I/O标准的性能信息。

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2-12MAX 10 I/O缓冲器

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MAX 10 I/O缓冲器

MAX 10器件中的通用I/O (GPIO)由LVDS I/O和DDR I/O 缓冲器组成：

表2-3: MAX 10器件的GPIO缓冲器的类型

LVDS I/O缓冲器DDR I/O缓冲器•支持差分和单端I/O标准。•仅在器件底部的I/O bank适用。•对于LVDS，底部I/O bank支持LVDS发送器、伪LVDS发送器和LVDS接收缓冲器。•支持差分和单端I/O标准。•在I/O bank器件的左侧、右侧和顶部适用。•对于LVDS，DDR I/O缓冲器仅支持LVDS接收器和伪LVDS发送缓冲器。•对于DDR，只有器件右侧的DDR I/O缓冲器支持DDR3外部存储器接口。DDR3仅对MAX 10 16、25、40和50器件适用。相关链接

•MAX 10 I/O 标准支持 (第2-1页)

•LVDS发送器I/O匹配方案，MAX 10高速LVDS I/O用户指南

施密特触发器输入缓冲

MAX 10器件功能在所有I/O bank上可选择施密特触发器输入缓冲。

施密特触发器输入缓冲具有与LVTTL I/O标准相似的VIL和 VIH，但具有更好的抗噪性。施密特触发器输入缓冲在配置模式中作为默认的输入缓冲使用。

相关链接

MAX 10器件数据表

可编程I/O缓冲器功能

MAX 10 I/O缓冲器支持一系列可编程的功能。这些特性增加了I/O使用的灵活性，并提供了另一种减少使用外部分离组件(例如：上拉电阻和二极管)方法。

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可编程开漏2-13

表2-4: MAX 10支持的可编程I/O缓冲器特性和设置的总结

特性设置条件Assignment名称支持的I/O标准开漏On, Off (默认)要使能这一功能，请使用OPNDRN原语。使用弱上拉电阻功能时禁用。使用总线保持功能时禁用。—•3.0 V和3.3 V LVTTL•1.2 V、1.5 V、1.8 V、2.5 V、3.0 V和3.3 V LVCMOS•SSTL-2、SSTL-18、SSTL-15和SSTL-135•1.2 V、1.5 V和1.8 V HSTL•HSUL-12•3.0 V PCI•3.0 V LVTTL•1.2 V、1.5 V、1.8 V、2.5 V和3.0 V LVCMOS•SSTL-2、SSTL-18和SSTL-15•1.2 V、1.5 V和1.8 V HSTL•差分SSTL-2、差分SSTL-18和差分SSTL-15•差分1.2 V、1.5 V和1.8 VHSTL••••3.0 V和3.3 V LVTTL2.5 V、3.0 V和3.3 V LVCMOS3.0 V PCI2.5 V、3.0 V和3.3 V施密特触发器LVDSRSDSPPDSMini-LVDS总线保持On, Off (默认)使能总线保持电路弱上拉电阻摆率上拉电阻On, Off (默认)摆率控制0 (慢)、1 (中)、2 (快)使用OCT时。默认值是2。禁用。PCI钳位二极管On, Off (默认)—PCI I/O预加重差分输出电压0 (禁用)、1 (使能)。默认为1。0 (低)、1 (中)、2 (高)。默认值为2。——可编程预加重可编程差分输出电压(VOD)••••可编程开漏

每个I/O管脚的可选开漏输出相当于一个集电极开路输出。如果它被配置为开漏，那么输出逻辑值为高阻或者逻辑低电平。

使用一个外部电阻将信号上拉到逻辑高电平。

可编程总线保持

每个I/O管脚提供一个仅在配置完成后才有效的可选总线保持功能。当器件进入用户模式时，总线保持电路采集配置最后出现的管脚值。

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2-14可编程上拉电阻

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总线保持电路将保持该管脚的状态直到出现下一个输入信号。由此，当总线处于三态时，您不需要外部上拉或者下拉电阻来保持信号电平。

对于每个I/O管脚，可以单独地指定总线保持电路将非驱动管脚拉离输入阈值电压—因为噪声能够导致意外的高频切换。为了防止过度驱动信号，总线保持电路驱动I/O管脚的电压电平低于VCCIO电平。

如果使能了总线保持功能，那么将不能使用可编程上拉选项。要配置差分信号的I/O管脚，请禁用总线保持功能。

可编程上拉电阻

每个I/O管脚在用户模式期间都提供了一个可选的可编程上拉电阻。该上拉电阻，将I/O微弱地保持到VCCIO电平。

如果使能弱上拉电阻，则不能使用总线保持功能。

可编程电流强度

您可以通过修改电流驱动强度，来减少远距离传输线路或者传统背板造成的高信号衰减影响。

表2-5: MAX 10 器件的可编程电流强度

下表列出了每个 MAX 10 器件I/O管脚的输出缓冲器对于I/O标准具有一个可编程电流强度控制。I/O标准IOH / IOL电流强度设置(mA)(默认设置以粗体表示)3.3 V LVCMOS3.3 V LVTTL3.0 V LVTTL/3.0 V LVCMOS2.5 V LVTTL/2.5 V LVCMOS1.8 V LVTTL/1.8 V LVCMOS1.5 V LVCMOS1.2 V LVCMOSSSTL-2 Class ISSTL-2 Class IISSTL-18 Class ISSTL-18 Class IISSTL-15 Class ISSTL-15 Class II1.8 V HSTL Class I1.8 V HSTL Class II1.5 V HSTL Class I1.5 V HSTL Class II1.2 V HSTL Class I28, 416, 12, 8, 416, 12, 8, 416, 12, 10, 8, 6, 4, 216, 12, 10, 8, 6, 4, 212, 10, 8, 6, 4, 212, 81612, 10, 816, 1212, 10, 81612, 10, 81612, 10, 81612, 10, 8MAX 10 I/O体系结构和功能反馈Altera公司

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可编程输出摆率控制2-15

I/O标准IOH / IOL电流强度设置(mA)(默认设置以粗体表示)1.2 V HSTL Class IIBLVDSSLVSSub-LVDS1416, 12, 816, 12, 812, 8, 4注意:Altera建议通过执行IBIS或者SPICE仿真来确定用于特定应用的最佳电流强度设置。

可编程输出摆率控制

可编程摆率控制有三种设置 — 0、1和2，其中2是默认的设置。设置0是慢速摆率，而2是快速摆率。

•快速摆率 — 对高性能系统提供了高速跳变。

•慢速摆率 — 有助于降低系统的噪声和串扰，但会在上升和下降沿上添加微小的延迟。

表2-6: MAX 10器件的可编程输出摆率控制

该表列出了支持可编程输出摆率控制的单端I/O标准和电流强度设置。对于不支持可编程摆率控制的I/O标准和电流强度设置，默认的摆率控制设置是2 (快速摆率)。I/O 标准IOH / IOL 电流强度支持摆率控制3.0 V LVTTL/3.0 V LVCMOS2.5 V LVTTL/2.5 V LVCMOS1.8 V LVTTL/1.8 V LVCMOS1.5 V LVCMOS1.2 V LVCMOSSSTL-2 Class ISSTL-2 Class IISSTL-18 Class ISSTL-18 Class IISSTL-15 Class ISSTL-15 Class II1.8 V HSTL Class I1.8 V HSTL Class II1.5 V HSTL Class I1.5 V HSTL Class II1.2 V HSTL Class I16, 12, 816, 12, 816, 12, 816, 12, 10, 812, 10, 812, 81612, 10, 816, 1212, 10, 81612, 10, 81612, 10, 81612, 10, 8MAX 10 I/O体系结构和功能反馈

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2-16

可编程IOE延迟

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I/O 标准IOH / IOL 电流强度支持摆率控制1.2 V HSTL Class II14由于每个I/O管脚包含一个摆率控制，因此您可以逐一对管脚指定摆率。摆率控制影响上升沿和下降沿。

注意:Altera建议通过执行IBIS或者SPICE仿真来确定用于特定应用的最佳摆率设置。

可编程IOE延迟

通过启用可编程IOE延迟来确保零保持时间、最小化建立时间、增加时钟到输出(clock-to-output)时间或者延迟时钟输入信号。这有助于增加读写时序裕量，因为它最小化了总线中信号之间的不确定性。

每个管脚从pin-to-input寄存器都有一个不同的输入延时，或者从register-to-output管脚都有一个不同的输出延时，来保证进出器件的一组总线中的信号具有相同的延时。

表2-7: 可编程延迟链

可编程延迟Quartus Prime逻辑选项输入pin-to-logic阵列延迟输入pin-to-input寄存器延迟输出管脚延迟复用时钟输入管脚延迟从管脚到内部单元的输入延迟从管脚到输入寄存器的输入延迟从输出寄存器到输出管脚的延迟从复用时钟管脚到扇出目的地的输入延迟在IOE中有两条路径用于实现输入数据以到达逻辑阵列。每一条路径各有不同的延迟。这允许您对位于器件中的两个不同区域的管脚至内部逻辑单元(LE)寄存器的延迟进行调整。您必须设置两个组合输入延迟，其输入延迟和管脚到Quartus Prime软件中的内部单元逻辑选项的两条路径一起。如果管脚使用输入寄存器，其中一个延迟被忽视，而这个延迟与Quartus Prime软件中的管脚至输入寄存器逻辑选项的输入延迟设置在一起。

IOE寄存器在每个I/O模块的预置或清零功能上共享相同的资源。您可以为每个独立的IOE编程预置或清零功能，但您不可以同时使用这两项功能。您也可以在完成配置后，编程寄存器上电到高电平或低电平。如果编程到低电平，异步清零可以控制寄存器。如果编程到高电平，异步预置可以控制寄存器。此功能可以防止无意中激活另一个器件上电后的低电平有效的输入。如果IOE中的一个寄存器使用预置或清零信号，那么在IOE中的所有寄存器在他们需要预置或清零信号时必须使用这个相同的信号。此外，一个同步复位信号在IOE寄存器中是可用的。

相关链接

•MAX 10器件数据表

•时序收敛与优化章节，第2卷：设计实现和优化，Quartus Prime手册提供了关于输入和输出管脚延迟设置的详细信息。

PCI钳位二极管

MAX 10器件配备可选的PCI钳位二极管，可使能用于每个I/O管脚的输入和输出。PCI钳位二极管适用，并且对于Quartus Prime软件下面的I/O标准是默认使能的：

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可编程预加重2-17

••••••3.3 V LVTTL/3.3 V LVCMOS3.0 V LVTTL/3.0 V LVCMOS2.5 V LVTTL/2.5 V LVCMOS3.0 V PCI

3.3 V施密特触发器(Schmitt Trigger)2.5 V施密特触发器(Schmitt Trigger)

可编程预加重

差分输出电压(VOD)设置和驱动器输出阻抗对高速传输信号的输出电流限制进行了设置。在高频时，摆率可能不够快到在下一个边沿到来前达到充分的VOD水平，从而产生一个固定模式抖动(pattern-dependent jitter)。预加重在信号变化的瞬间提升了输出电流，从而增大输出摆率。预加重提升输出信号高频分量的振幅，从而补偿传输线上的频率相关衰减。

由额外增加的电流导致的过冲仅发生在状态发生变化切换期间。与信号反射导致的过冲不同，这个过冲增大了输出摆率，并且没有振铃。所需的预加重数量取决于传输线上的高频分量衰减。图2-5: 带可编程预加重的LVDS输出

Voltage boostfrom pre-emphasisOUT

VPVODOUT

VPDifferential outputvoltage (peak–peak)表2-8: Quartus Prime可编程预加重的软件约束

域约束tx_outToAssignment名称所允许的值可编程预加重0(禁止)，1(使能)。默认为1。可编程差分输出电压

可编程VOD设置使您能够调节输出眼高，以优化走线长度及功耗。较高的VOD摆动可提高接收器端的电压容限，而较小的VOD摆动可降低功耗。

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2-18可编程伪差分输出

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图2-6: 差分VOD

该图显示了差分LVDS输出的VOD。

Single-Ended Waveform

Positive Channel (p)

VODVCMNegative Channel (n)Ground

Differential Waveform

VODVOD (diff peak - peak) = 2 x VOD (single-ended)

p - n = 0 VVOD通过修改Quartus Prime软件Assignment Editor中的VOD设置，通过静态地调节差分信号的VOD。

表2-9: Quartus Prime软件Assignment Editor—可编程VOD

域约束tx_outToAssignment名称所允许的值可编程预加重(VOD)0 (低)、1 (中)、2 (高)。默认为2。可编程伪差分输出

MAX 10器件支持一对IOE驱动双向I/O管脚的伪差分输出。伪差分输出功能支持下面的I/O标准：••••••••••••

差分SSTL2 Class I或Class II差分SSTL-18 Class I和II差分SSTL-15 Class I和II差分SSTL-15差分SSTL-135

差分1.8 V HSTL Class I和II差分1.5 V HSTL Class I和II差分1.2 V HSTL Class I和II差分HSUL-12LVDS 3R

Mini-LVDS 3RPPDS 3R

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可编程动态断电2-19

••••RSDS 1R和3RBLVDSSLVS

Sub-LVDS

可编程动态断电

MAX 10 16、25、40和50器件功能对一些I/O标准编程动态断电来减少静态功耗。在这些器件中，可以应用可编程动态断电到下面I/O缓冲器的I/O标准中：•输入缓冲器—SSTL、HSTL、HSUL、LVDS•输出缓冲器—LVDS

相关链接

MAX 10功耗管理用户指南

提供了有关可编程动态断电功能的详细信息。

I/O标准匹配

电压参考和差分I/O标准需要不同的匹配方案。

3.3-V LVTTL、3.0-V LVTTL和LVCMOS、2.5-V LVTTL和LVCMOS、1.8-V LVTTL和LVCMOS、1.5-V LVCMOS、1.2-V LVCMOS和3.0-V PCI I/O 标准没有对每个JEDEC标准指定一个推荐的匹配方案。

电压参考I/O标准匹配

电压参考I/O标准需要一个输入参考电压(VREF)以及一个匹配电压(VTT)。接收器件的参考电压跟踪发送器件的匹配电压。图2-7: HSTL I/O标准匹配

Termination HSTL Class I VTT 50 Ω50 ΩVREFTransmitterSeries OCT HSTL Class II VTT 50 Ω50 Ω50 ΩVREFReceiverTransmitterSeries OCT25 ΩVTT ExternalOn-BoardTerminationReceiverVTT 50 ΩVTT 50 Ω50 ΩVREFVTT 50 Ω50 ΩVREFReceiverOCT with and withoutCalibration50 ΩTransmitterTransmitterReceiverMAX 10 I/O体系结构和功能反馈

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2-20

差分I/O标准匹配

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图2-8: SSTL I/O标准匹配

Termination SSTL Class I VTT SSTL Class II VTT 50 Ω25 ΩVTT 50 Ω50 ΩVREFReceiverVTT 50 Ω50 ΩExternalOn-BoardTerminationTransmitterSeries OCT25 Ω50 Ω50 ΩVREFReceiverVTT 50 Ω50 ΩTransmitterSeries OCT 25 ΩOCT withand withoutCalibration50 ΩVTT 50 ΩVREFReceiverVREFReceiverTransmitterTransmitter差分I/O标准匹配

差分I/O标准通常在接收器的两个信号之间需要一个匹配电阻。该匹配电阻必须匹配总线的差分负载阻抗。

图2-9: 差分HSTL I/O标准匹配

TerminationDifferential HSTLVTT50 ΩVTT50 ΩExternalOn-BoardTerminationTransmitter50 Ω50 ΩReceiver VTTSeries OCT50 ΩVTT50 Ω50 Ω50 Ω50 ΩOCT TransmitterReceiver Altera公司MAX 10 I/O体系结构和功能反馈UG-M10GPIO2015.11.02

MAX 10片上I/O匹配2-21

图2-10: 差分SSTL I/O标准匹配

Termination Differential SSTL Class I VTT 50 Ω25 ΩVTT Differential SSTL Class II VTT VTT 50 Ω25 Ω25 Ω50 Ω50 Ω 50 Ω50 ΩReceiver VTT Series OCT25 ΩVTT VTT 50 Ω50 ΩExternalOn-BoardTerminationTransmitter 50 Ω50 ΩReceiver VTT VTT Transmitter25 ΩVTT 50 Ω50 Ω50 Ω50 ΩVTT 50 ΩVTT Series OCT50 Ω50 Ω50 Ω50 Ω50 Ω50 ΩOCT TransmitterReceiver TransmitterReceiver 相关链接

MAX 10高速LVDS I/O用户指南

提供了关于差分I/O外部匹配的详细信息。

MAX 10片上I/O匹配

MAX 10器件的片上匹配(OCT)模块片上匹配(OCT)模块。OCT维持信号质量、节省电路板空间，并降低外部组件成本。

MAX 10 器件支持单端输出管脚和双向管脚的串行(RS) OCT。对于双向管脚，OCT仅对输出有效。

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2-22OCT校准

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图2-11: 单端输出和双向管脚(RS)

该图显示了 MAX 10 器件所支持的单端匹配方案。

驱动器串行匹配接收器件RSZ0 = 50 ΩVREF表2-10: MAX 10器件中支持的OCT方案

方向OCT方案器件支持I/O标准支持带校准的RS OCT输出无校准的RS OCTMAX 10 16、25、40和50器件所有MAX 10器件仅右侧bank全部I/O bankOCT校准

OCT校准电路将输出缓冲器的总阻抗和连接到RUP和RDN管脚的外部电阻作对比。该电路动态地调整输出缓冲阻抗，直到与外部电阻相匹配。每个校准模块带有一对RUP和RDN管脚。

在校准期间，RUP和RDN管脚分别通过外部25 Ω、34 Ω、40 Ω、48 Ω或50 Ω电阻连接到值为25 Ω、34 Ω、40 Ω、48 Ω和50 Ω的片上串行匹配上：•RUP—连接到VCCIO。•RDN—连接到GND。

OCT校准电路使用比较器对比外部电阻和内部阻抗。OCT 校准模块使用比较器的输出动态地调整缓冲阻抗。

在校准期间，RUP和RDN管脚的电阻是有所不同的。要估计通过外部标准电阻的最大可能性电流，可在RUP和RDN管脚上假定一个最小电阻0 Ω。

Altera公司MAX 10 I/O体系结构和功能反馈UG-M10GPIO2015.11.02

MAX 10 器件中的RS OCT

2-23

MAX 10 器件中的RS OCT

表2-11: RS OCT的可选I/O标准

该表列出了不同的I/O标准上带校准或无校准的RS OCT的输出匹配设置。•带校准的RS OCT—仅支持MAX 10 16、25、40和50器件右侧的I/O bank。•无校准的RS OCT—支持所有MAX 10器件的所有I/O bank。

I/O标准校准的OCT (输出)RS (Ω)未校准的OCT (输出)RS (Ω)3.0 V LVTTL/3.0V LVCMOS2.5 V LVTTL/2.5 V LVCMOS1.8 V LVTTL/1.8 V LVCMOS1.5 V LVCMOS1.2 V LVCMOSSSTL-2 Class ISSTL-2 Class IISSTL-18 Class ISSTL-18 Class IISSTL-15 Class ISSTL-15 Class IISSTL-15SSTL-1351.8 V HSTL Class I1.8 V HSTL Class II1.5 V HSTL Class I1.5 V HSTL Class II1.2 V HSTL Class I1.2 V HSTL Class IIHSUL-12差分SSTL-2 Class I差分SSTL-2 Class I差分SSTL-18 Class I差分SSTL-18 Class II差分SSTL-15 Class IMAX 10 I/O体系结构和功能反馈

25, 5025, 5025, 5025, 5025, 5050255025502534, 4034, 4050255025502534, 40, 48502550255025, 5025, 5025, 5025, 5025, 5050255025502534, 4034, 4050255025502534, 40, 485025502550Altera公司

2-24

MAX 10 器件中的RS OCT

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I/O标准校准的OCT (输出)RS (Ω)未校准的OCT (输出)RS (Ω)差分SSTL-15 Class II差分SSTL-15差分SSTL-135差分1.8 V HSTL Class I差分1.8 V HSTL Class II差分1.5 V HSTL Class I差分1.5 V HSTL Class II差分1.2 V HSTL Class I差分1.2 V HSTL Class II差分HSUL-122534, 4034, 4050255025502534, 40, 482534, 4034, 4050255025502534, 40, 48Altera公司MAX 10 I/O体系结构和功能反馈MAX 10 I/O设计考量

2015.11.023

UG-M10GPIO订阅反馈一些因素需要考虑进去，以确保您的设计能够成功。除非另有说明，这些设计指南应用于该器件的所有系列。

相关链接

MAX 10 I/O概述 (第1-1页)

指南：VCCIO范围考量

因为I/O管脚配置功能和I/O bank位置，因此有一些VCCIO范围考量。

•共享的I/O管脚在访问用户模式中的配置功能时，仅能支持1.5 V到3.3 V范围的VCCIO。I/O管脚的配置功能仅能支持1.5 V到3.3 V。如果需要访问，例如，在用户模式期间访问JTAG管脚，那么管脚所在的bank将被这个VCCIO范围所限制。如果要使用1.2 V到1.35 V范围的I/O标准，那么一定不能使用用户模式期间任何I/O管脚的配置功能。这仅对bank 1和bank 8有影响，因为只有这些bank含有配置功能的I/O管脚。•对于器件的的bank 1A和1B：

•如果使用VREF管脚或者ADC，必须为bank 1A和1B提供一个通用VCCIO电压。•如果没有使用VREF管脚或者ADC，可以为bank 1A和1B分别提供VCCIO电压。

•如果计划从含有bank 1A和1B的器件移植到仅含有bank 1的器件，请确保VCCIO的bank 1A和1B是相同的。

•对于V36封装的10M02器件，这些组的I/O bank的VCCIO必须是相同的：•Group 1—bank 1、2和8•Group 2—bank 3、5和6

•对于V81封装的10M08器件，这些组的I/O bank的VCCIO必须是相同的：•Group 1—bank 1A、1B和2•Group 2—bank 5和6

指南：电压参考I/O标准限制

如果使用VREF管脚，就应用这些限制。

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3-2

指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管

UG-M10GPIO2015.11.02

•如果使用共享的VREF管脚作为I/O，那么所有电压参考的输入缓冲器(SSTL、HSTL和HSUL)都被禁用。

•如果使用共享的VREF管脚作为电压参考，那么必须使能特定I/O管脚的输入缓冲器，来使用电压参考的I/O标准。

•下面这些器件封装的I/O bank不支持电压参考的I/O标准：

•V36封装的10M02的所有I/O bank。•V81封装的10M08的所有I/O bank。•E144封装的10M50的Bank 1A和1B。

•对于器件的bank 1A和1B，如果使用VREF管脚，必须为bank 1A和1B提供一个提供通用VCCIO。

•每个VREF管脚最大数量的电压参考输入是I/O pad总数的75%。如果超过最大的数量，Quartus Prime软件将会提供一个警告消息。

•除了用于静态信号的I/O管脚，所有非电压参考的输出必须被布局在远离VREF管脚的两个pad中。如果违反规则，那么Quartus Prime软件将会发出一个错误消息。

相关链接

MAX 10 I/O 标准支持 (第2-1页)

指南：对LVTTL/LVCMOS输入缓冲使能钳位二极管

如果I/O bank的VCCIO比LVTTL/LVCMOS输入缓冲器的电压低，那么Altera建议使能钳位二极管。

•3.3 V LVCMOS/LVTTL输入缓冲器—如果I/O bank的VCCIO是3.0 V，就使能钳位二极管。•3.3 V或3.0 V LVCMOS/LVTTL输入缓冲器—如果I/O bankr VCCIO是2.5 V，就使能钳位二极管。在这些条件下使能钳位二极管，能够限制过冲和下冲。不过，这不符合热插拔电流规范。如果没有在这些条件下使能钳位二极管，那么该I/O管脚的信号完整性将会被影响，并且会有过冲和下冲的问题。在这种情况下，必须确保电路板设计符合过冲/下冲规范。

表3-1: 3.3 V或3.0 V的电压容差最大额定值

该表列出了电压容差规格。如果不想根据钳位二极管建议，那么请确保电路板设计符合这些规范。电压最小值 (V)最大值 (V)VCCIO = 3.3 VVCCIO = 3.0 VVIH (AC)VIH (DC)VIL (DC)3.1352.85——–0.33.453.154.13.60.8Altera公司MAX 10 I/O设计考量反馈UG-M10GPIO2015.11.02

指南：遵守LVDS I/O限制规则

3-3

指南：遵守LVDS I/O限制规则

对于LVDS应用，遵循I/O限制管脚连接指南以避免在LVDS发送器输出管脚上过度抖动。如果违反规则，Quartus Prime软件就会生成严重警告。

相关链接

MAX 10 FPGA器件系列管脚连接指南

指南：I/O限制规则

对于不同的I/O标准和条件，必须限制I/O管脚的数量。如果使用LVDS发送器或接收器，那么这个I/O限制规则是适用的。

表3-2: I/O Bank中特定I/O标准所允许的I/O管脚的最大百分比

该表列出了bank中所建议的通用输出管脚的最大数量，按照I/O Bank中可用的I/O管脚总数量的在百分比，在使用这些I/O标准和条件的组合的情况下。I/O标准条件每个Bank最大的管脚 (%)16 mA电流强度和25 Ω OCT (快速和慢速摆率)2.5 V LVTTL/LVCMOS12 mA电流强度(快速和慢速摆率)8 mA电流强度(快速和慢速摆率)和50 Ω OCT (快速摆率)4 mA电流强度(快速和慢速摆率)2.5 V SSTL—25304565100指南：模拟到数字转换器I/O限制

如果使用模拟到数字转换器(ADC)模块，那么这些限制是适用的。

根据I/O的驱动强度，Quartus Prime软件使用基于物理的规则来定义特定bank中所允许的I/O数量。这些规则是基于噪声的计算来分析ADC性能上I/O布局影响的准确性。

基于物理规则的实现将会是阶段性的，从Quartus Prime软件14.1的10M04、10M08、10M40和10M50器件开始。对于其它MAX 10器件的基于物理规则，将会在后续软件版本中实现。Altera强烈建议遵循这些指南以确保ADC性能。此外，实现基于物理规则时，遵循这些指南可以阻止Quartus Prime软件后续版本中额外的严重警告的出现。

MAX 10 I/O设计考量反馈

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3-4

指南：模拟到数字转换器I/O限制

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表3-3: ADC使用相关的I/O限制—初始值

下表列出了在使用专用模拟输入(ANAIN1或ANAIN2)或者任何双功能ADC I/O管脚作为ADC通道输入时的MAX 10器件封装对I/O的限制。封装限制/指南全部M153U169U324F256F484F672ADC采样期间禁止所有JTAG操作。在JTAG运行期间不保证ADC信噪和失真比。•Banks 1A和1B—您不能使用这些bank中的GPIO管脚。•Banks 2, 3, 4, 5, 6和7—您可以使用位于这些bank中的GPIO管脚。•Bank 8—根据驱动能力，可以使用这些bank中的GPIO管脚的百分比：•关于所支持的GPIO管脚的百分比，请参考表3-4 (9)。•使用低驱动强度(8 mA 或更低)和差分I/O标准。•请不要在此bank中放置发送器管脚，可以在bank 2、3、4、5、6或7中放置。•您可以使用诸如RESET或CONTROL的静态管脚。•这些bank中的GPIO管脚由基于物理的规则控制。Quartus Prime软件将会发出I/O设置违反任何基于物理规则的I/O的严重警告信息。•Bank 1A, 1B, 2和8—您不能使用这些bank中的GPIO。•Banks 4和6—您可以使用位于这些bank中的GPIO。•Banks 3、5和7—根据驱动能力，可以使用这些bank中的GPIO管脚的百分比：•关于所支持的GPIO管脚的百分比，请参考表3-5。•使用低驱动强度(8 mA或更低)和差分I/O标准。•这些bank中的GPIO管脚由基于物理的规则控制。Quartus Prime软件将会发出I/O设置违反任何基于物理规则的I/O的严重警告信息。E144表3-4: MAX 10 F484封装中bank 8的I/O使用限制

下表列出了在使用专用模拟输入(ANAIN1或ANAIN2)或任何双功能ADC I/O管脚作为ADC通道时I/O bank8中的可用I/O管脚的百分比。关于每组中I/O标准的列表，请参考表3-6。I/O标准TXRX总计可用性 (%)Group 1Group 2Group 3Group 4Group 5Group 618167544181611764363218121081008950332822(9)

其它封装的bank 8中所支持的GPIO管脚的百分比将在未来可用。

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指南：模拟到数字转换器I/O限制

3-5

I/O标准TXRX总计可用性 (%)Group 708822表3-5: MAX 10 E144封装中bank 3，5和7的I/O使用限制

下表列出了在使用专用模拟输入(ANAIN1或ANAIN2)或任何双功能ADC I/O管脚作为ADC通道输入时bank 3，5和7中的可用I/O管脚的百分比。关于每组中I/O标准的列表，请参考表3-6。I/O标准Bank 3TXRX可用性(%)TXBank 5RX可用性(%)TXBank 7RX可用性(%)器件I/O可用性(%)Group 1Group 2Group 3Group 4Group 5Group 6Group 777432108854320888850392817066655556665555100100100838383834420000330000010010029000054544539373532表3-6: 根据驱动强度的I/O标准组分类

I/O标准组I/O标准名称和驱动强度Group 1••••••••••••••••••2.5 V LVDS2.5 V RSDSBLVDS，4 mA驱动强度SLVS，4 mA驱动强度BLVDS，8 mA驱动强度SLVS，8 mA驱动强度Sub-LVDS，8 mA驱动强度1.8 V、1.5 V和1.2 V HSTL Class I，8 mA驱动强度SSTL-15， 34 Ω或40 ΩSSTL-135， 34 Ω或40 ΩHSUL-12， 34 Ω或40 ΩSSTL-2 Class I，8 mA驱动强度SSTL-18 Class I，8 mA驱动强度SSTL-15 Class I，8 mA驱动强度2.5 V和1.8 V LVTTL，4 mA驱动强度2.5 V、1.8 V、1.5 V和1.2 V LVCMOS，4 mA驱动强度1.8 V LVTTL，2 mA驱动强度1.8 V、1.5 V和1.2 V LVCMOS，2 mA驱动强度Group 2MAX 10 I/O设计考量反馈

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3-6

指南：模拟到数字转换器I/O限制

UG-M10GPIO2015.11.02

I/O标准组I/O标准名称和驱动强度Group 3••••••••••••••••••••••••••BLVDS，12 mA驱动强度SLVS，12 mA驱动强度Sub-LVDS，12 mA驱动强度SSTL-2 Class I，10 mA或12 mA驱动强度SSTL-18 Class I，10 mA或12 mA驱动强度SSTL-15 Class I，10 mA或12 mA驱动强度1.8 V、1.5 V和1.2 V HSTL Class I，10 mA或12 mA驱动强度SSTL-2， 50 ΩSSTL-18， 50 ΩSSTL-15， 50 Ω1.8 V、1.5 V和1.2 V HSTL，50 ΩHSUL-12， 48 Ω2.5 V和1.8 V LVTTL，50 Ω2.5 V、1.8 V、1.5 V和1.2 V LVCMOS，50 Ω1.8 V LVTTL，6 mA或8 mA驱动强度1.8 V、1.5 V和1.2 V LVCMOS，6 mA或8 mA驱动强度3.0 V LVTTL，4 mA驱动强度3.0 V LVCMOS，4 mA驱动强度SSTL-18 Class II，12 mA驱动强度3.0 V LVTTL，50 Ω3.0 V LVCMOS，50 Ω2.5 V LVTTL，8 mA驱动强度2.5 V LVCMOS，8 mA驱动强度1.8 V LVTTL，10 mA或12 mA驱动强度1.8 V、1.5 V和1.2 V LVCMOS，10 mA或12 mA驱动强度3.3 V LVCMOS，2 mA驱动强度Group 4Altera公司MAX 10 I/O设计考量反馈UG-M10GPIO2015.11.02

指南：外部存储器接口I/O限制

3-7

I/O标准组I/O标准名称和驱动强度Group 5••••••••••••••••••••••••SSTL-2 Class II，16 mA驱动强度SSTL-18 Class II，16 mA驱动强度SSTL-15 Class II，16 mA驱动强度1.8 V和1.5 V HSTL Class II，16 mA驱动强度1.2 V HSTL Class II，14 mA驱动强度SSTL-18， 25 ΩSSTL-15， 25 ΩSSTL-2， 25 Ω1.8 V、1.5 V和1.2 V HSTL，25 Ω2.5 V和1.8 V LVTTL，25 Ω2.5 V、1.8 V、1.5 V和1.2 LVCMOS，25 Ω1.8 V LVTTL，16 mA驱动强度1.8 V和1.5 V LVCMOS，16 mA驱动强度2.5 V LVCMOS，12 mA驱动强度2.5 V LVTTL，12 mA驱动强度3.0 V LVCMOS，8 mA驱动强度3.0 V LVTTL，8 mA驱动强度3.3 V LVTTL，4 mA或8 mA驱动强度2.5 V LVTTL，16 mA驱动强度2.5 V LVCMOS，16 mA驱动强度3.0 V LVTTL，12 mA驱动强度3.0 V LVCMOS，12 mA驱动强度3.0 V LVTTL，25 Ω3.0 V LVCMOS，25 ΩGroup 6Group 7•3.0 V LVTTL，16 mA驱动强度•3.0 V LVCMOS，16 mA驱动强度指南：外部存储器接口I/O限制

如果在设计中使用外部存储器接口，那么这些I/O规则都适用。DQ管脚相邻的两个GPIO被禁用

这个仿真适用于 MAX 10 10M16、10M25、10M40和10M50器件，并且仅使用DDR3和LPDDR2SDRAM存储器标准。

MAX 10 I/O设计考量反馈

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3-8指南：复用配置管脚

UG-M10GPIO2015.11.02

表3-7: DDR3和LPDDR2存储器接口宽度和器件封装宽度，其中DQ管脚相邻的两个GPIO被禁止该表列出了MAX 10 10M16、10M25、10M40和10M50器件封装的组合，以及DDR3和LPDDR2存储器接口宽度，其中不能使用与DQ管脚相邻的两个GPIO管脚。器件封装存储器接口宽度(仅DDR3和LPPDR2)U324F484F672在某些器件的bank中的I/O总使用率一定不能超过75%

x8x8, x16, x24x8, x16, x24如果使用DDR3或LPDDR2 SDRAM存储器接口标准，通常可以使用bank所提供的最多75%的I/O管脚总数。这种限制因器件的不同而不同。在一些器件封装中，您可以使用100%的I/O。如果该器件的每个bank的I/O利用率均受到这条规则的影响，那么Quartus Prime软件将会输出一个错误消息。

如果使用DDR2存储器接口标准，那么只能分配25%的I/O管脚作为输入管脚。

指南：复用配置管脚

在用户模式中要将配置管脚用作用户I/O管脚，必须遵循以下指南。

表3-8: MAX 10器件的双用配置管脚指南

管脚nCONFIGnSTATUSCONF_DONEnSTATUSCONF_DONETDO指南在初始化期间：•三态外部I/O驱动器，并驱动外部上拉电阻(10)或者•使用外部I/O驱动器驱动管脚至与外部弱上拉电阻相同的状态在tWAIT(最小)等待时间到达之前，三态配置管脚的外部驱动器。tWAIT(最大)之后，可将这些管脚用于配置目的。在用户模式中，仅可以将nCONFIG管脚作为单端输入管脚使用。nCONFIG如果nCONFIG被设置为用户I/O，那么可以通过以下操作触发重配置：•置位远程系统更新电路的RU_nCONFIG•发出PULSE_NCONFIG JTAG指令(10)

如果打算移除外部弱上拉电阻，Altera建议在器件进入用户模式后移除它。

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指南：MAX 10 E144封装的时钟和数据输入信号

3-9

管脚TDOTMSTCK指南TDI•如果打算使用JTAGEN管脚来回切换用户I/O管脚和JTAG管脚功能，那么所有JTAG管脚必须分配为单端I/O管脚或电压参考的I/O管脚。施密特触发器的输入推荐输入缓冲器。•如果您分配任何JTAG管脚作为一个差分I/O管脚，那么JTAG管脚在用户模式中不能作为JTAG管脚。•在JTAG编程期间，必须将JTAG管脚作为专用管脚使用，而不是作为用户I/O管脚使用。•在初始化阶段，不要触发JTAG管脚。•使测试访问端口(TAP)控制器处于复位状态并且在初始化之前驱动TDI和TMS管脚为高电平以及TCK管脚为低电平。相关链接

MAX 10 FPGA配置用户指南

提供了关于配置和用户模式中的复用I/O管脚的详细信息。

指南：MAX 10 E144封装的时钟和数据输入信号

在MAX 10 E144引线框架封装上有很强烈的电感耦合。当具有高驱动强度的干扰源管脚直接翻转到与其相邻的输入管脚上时，此输入管脚可能会出现毛刺。PLL时钟输入管脚

PLL时钟输入管脚对SSN抖动是敏感的。为了避免PLL失锁，不要直接使用PLL时钟输入管脚左右两侧上的输出管脚。数据输入管脚

数据输入管脚上潜在的毛刺，导致输入读信号失败，可能出现在下列的情况中：

•直接相邻数据输入管脚的输出管脚被分配一个未匹配的I/O标准，例如：LVTTL和LVCMOS，其驱动强度为8 mA或者更高。

•直接相邻数据输入管脚的输出管脚被分配一个匹配的I/O标准，例如：SSTL，其驱动强度为8 mA或者更高。为了减少数据输入管脚上的抖动，Altera建议遵循下列指南：

•减少不同的未匹配I/O标准的直接相邻输出管脚的驱动强度，如下：

•4 mA或更低—2.5 V、3.0 V和3.3 V未匹配的I/O标准•6 mA或更低—1.2 V、1.5 V和1.8 V未匹配的I/O标准

•对于未匹配的I/O标准，直接在数据输入管脚的左右两侧将管脚分配到非翻转(non-toggling)信号。

•对于未匹配的I/O标准，直接在数据输入管脚的左右两侧将管脚分配到非翻转(non-toggling)信号。“0” (慢摆率)。否则，直接将数据输入管脚左右两侧上的这个管脚分配到非翻转(non-toggling)信号。

•将未匹配的I/O标准数据输入管脚分配到施密特触发器输入缓冲器以获得更好抗噪声性能。如果在数据输入管脚上使用施密特触发器输入缓冲器，那么可以在8 mA的最大驱动强度上使用直接相邻的输出管脚(未匹配的I/O标准)。

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MAX 10 I/O实现指南

2015.11.024

UG-M10GPIO订阅反馈在Quartus Prime软件中实现I/O设计。该软件包含了创建和编译设计，以及配置器件的工具。Quartus Prime软件使您能够准备器件移植、设置管脚分配、定义布局限制、设置时序约束以及定制IP内核。要了解关于使用Quartus Prime器件的更多信息, 请参考相关的信息。

相关链接

MAX 10 I/O概述 (第1-1页)

Altera GPIO Lite IP内核

Altera GPIO Lite IP内核支持MAX 10 GPIO组件。要实现设计中的GPIO，可以定制适合要求的Altera GPIO Lite IP内核，并安装在设计中。

GPIO和I/O用于通用应用，并非专门针对收发器，存储器类的接口或者LVDS。Altera GPIO LiteIP内核具有以下组件：

•双倍数据速率输入/输出(DDIO)—通讯通道的双倍数据速率的一个数字组件。•I/O缓冲器—将pad连接到FPGA。图4-1: 单端GPIO的高级视图

CoreOEIN[1:0]DATAIN[3:0]DATAOUT[3:0]

GPIOOEPathOutputPathInputPathBuffer相关链接

•Altera IP内核简介

提供关于全部Altera IP内核的简介，包括参数化，生成，升级和仿真IP。

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4-2Altera GPIO Lite IP内核数据路径

UG-M10GPIO2015.11.02

•创建版本独立的IP和Qsys仿真脚本

创建不需要对软件进行手动更新和不需要IP版本升级的仿真脚本。•工程管理的最佳方法

提供关于您的工程和IP文件的高效管理和可移植性指南。

Altera GPIO Lite IP内核数据路径

表4-1: Altera GPIO Lite数据路径模式

数据路径模式旁路单个电阻DDR输入数据从延迟单元到内核，旁路所有双数据速率的I/O (DDIO)。数据从内核直接到延迟单元，旁路所有DDIO。输出缓冲器驱动输出管脚和输入缓冲器。全速率DDIO作为单寄存器操作。全速率DDIO作为单寄存器操作。全速率DDIO作为单寄存器操作。输出缓冲器驱动输出管脚和输入缓冲器。全速率DDIO作为普通DDIO操作。全速率DDIO作为普通DDIO操作。全速率DDIO作为普通DDIO操作。输出缓冲器驱动输出管脚和输入缓冲器。输入缓冲器驱动一组三个触发器。输出双向如果使用异步清零和预置信号，那么全部DDIO共享这些相同的信号。

DDR输入路径

pad发送数据到输入缓冲器，而输入缓冲器驱动延迟单元。在延迟单元中，数据被连接到DDIO阶段，它包含三个寄存器：

•RegAi在时钟的上升沿采集pad_in的数据。•RegBi在时钟的下降沿采集pad_in的数据。•RegCi在时钟的下降沿采集RegAi的数据。

Altera公司MAX 10 I/O实现指南反馈UG-M10GPIO2015.11.02

输出使能的DDR输出路径

4-3

图4-2: Altera GPIO Lite DDR输入路径的简单示图

DDIO_INpad_inInputBufferDelayElementinclkRegBiDQIO_DATAIN1RegAiDQDRegCiQIO_DATAIN0图4-3: Altera GPIO Lite输入路径的时序图

pad_ininclk

Output from RegAiOutput from RegBiOutput from RegCi

D0D1D0D2D3D2D4D5D4D6D7D6High ZD0D1D2D3D4D5D6D7High Z输出使能的DDR输出路径

•RegCo在时钟的上升沿采集IO_DATAOUT0的数据。

•当outclock的值为0时，RegDo从IO_DATAOUT1中采集数据。

•Output DDR在时钟的上升沿采集RegCo的数据，在时钟的下降沿采集RegDo的数据。

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4-4验证管脚移植兼容性

UG-M10GPIO2015.11.02

图4-4: 输出使能的Altera GPIO Lite DDR输出路径的简单示图

DDIO_OUTRegCoIO_DATAOUT0

DQOEDelayElementOutput DDR

RegDoIO_DATAOUT1

outclock

DQQB图4-5: Altera GPIO Lite输出路径时序图

IO_DATAOUT1IO_DATAOUT0

outclockRegCoRegD0Output DDR

D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7D0D1D2D3D4D5D6D7验证管脚移植兼容性

可以使用Quartus Prime软件Pin Planner中的Pin Migration View来帮助验证管脚分配是否成功地移植到不同的器件中。

您可以使用同一器件封装的不同密度纵向移植到器件，或者使用不同密度和球数在封装间进行移植。

1.打开Assignments > Pin Planner并创建管脚分配。

2.如果需要，可执行下列选项之一，在设计中填入带节点名称的Pin Planner：

Altera公司MAX 10 I/O实现指南反馈UG-M10GPIO2015.11.02

验证管脚移植兼容性4-5

3.4.

6.7.

•Analysis & Elaboration•Analysis & Synthesis•Fully compile the design

然后，在菜单上，点击View > Pin Migration View。要选择或改变移植器件：

a.点击Device打开Device对话框。

b.在Migration compatibility中点击Migration Devices。要显示有关该管脚更多的信息：

a.在Pin Migration View窗口中任意右击，并选择Show Columns。b.然后，点击所要显示的管脚功能。

如果只是想要查看管脚，那么至少在一个移植器件中，与相应管脚具有不同功能的移植结果，打开Show migration differences。

点击Pin Finder打开Pin Finder对话框，并查找和高亮显示具有特定功能的管脚。

如果只是想要查看由Pin Finder对话框中最近查询所找到和高亮显示的管脚，就打开Showonly highlighted pins。

8.要导出管脚移植信息到一个Comma-Separated Value File (.csv)，请点击Export。

相关链接

MAX 10 I/O纵向移植支持 (第1-3页)

MAX 10 I/O实现指南反馈

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Altera GPIO Lite IP内核参考

2015.11.025

UG-M10GPIO订阅反馈可对Altera GPIO Lite IP内核设置各种参数设置来定制其行为、端口和信号。

Quartus Prime软件根据参数编辑器中所设置的参数选项生成定制的Altera GPIO Lite IP内核。

相关链接

MAX 10 I/O概述 (第1-1页)

Altera GPIO Lite参数设置

可对Quartus Prime软件中的Altera GPIO Lite IP内核设置各种参数设置。有三组选项： General、Buffer和 Registers。

表5-1: Altera GPIO Lite参数 - General

参数条件所允许的值说明Data direction—•input•output•bidir1 to 128指定GPIO的数据方向。Data width表5-2: Altera GPIO Lite参数 - Buffer

参数—指定数据速率。条件所允许的值说明Use true differential bufferData direction =input or output•On•Off如果打开，就使能真差分I/O缓冲器并禁用伪差分I/O缓冲器。trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.

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5-2Altera GPIO Lite参数设置

UG-M10GPIO2015.11.02

参数条件所允许的值说明Use pseudo differential bufferData direction =output or bidir•On•Off•如果在输出模式中打开—使能伪差分输出缓冲器并禁用真差分I/O缓冲器。•如果在双向模式中打开—使能真差分输入缓冲器和伪差分输出缓冲器。如果打开，总线保持电路能够弱保持I/O管脚上的信号在其最后驱动的状态，其中输出缓冲状态是1或0，但不会高阻抗。如果打开，这个开漏输出使能器件以提供系统级的控制信号，例如：中断和写入使能信号，它可被您系统中的多器件置位。如果打开，使能用户输入到OE端口。该选项会自动在双向模式中打开。Use bus-hold circuitryData direction =input or output•On•OffUse open drain outputData direction =output or bidir•On•OffEnable oe portData direction =output•On•Off表5-3: Altera GPIO Lite参数 - Registers

参数条件所允许的值说明Register mode—•bypass•single-register•ddr对Altera GPIO Lite IP内核指定寄存模式：•bypass—指定从/至缓冲器的一个简单的导线。•single-register—指定DDIO在单数据速率模式(SDR)中用作简单的寄存器。Fitter可能会在I/O中封装这个寄存器。•ddr—指定IP内核使用DDIO。如果打开，使能ACLR端口用于异步清零。Enable aclr port•Register mode =ddr•On•OffAltera公司Altera GPIO Lite IP内核参考反馈UG-M10GPIO2015.11.02

Altera GPIO Lite参数设置5-3

参数条件所允许的值说明Enable aset port•Data direction =output or bidir•Register mode =ddr•Set registers topower up high(when aclr andaset ports are notused) = off•On•Off如果打开，使能ASET端口用于异步预置。Set registers to power up high•Register mode =•On(when aclr and aset ports areddr•Offnot used)•Enable aclr port =off•Enable aset port =off•Enable sclr port =offEnable inclocken/outclockenportsRegister mode = ddr•On•Off如果没有使用ACLR和ASET端口：•On— 指定寄存器上电HIGH。•Off—指定寄存器上电LOW。•On—释放时钟使能端口，使您能够控制数据的输入和输出。这个信号数据在不受到控制时进行传递。•Off—没有释放时钟使能端口，并且数据始终自动地通过寄存器。如果打开，就使能data out输出端口。Invert din•Data direction =output•Register mode =ddr•Data direction =input or bidir•Register mode =ddr•On•OffInvert DDIO inclock•On•Off•On—在输入时钟的下降沿上采集第一个数据比特。•Off—在输入时钟的上升沿上采集第一个数据比特。Altera GPIO Lite IP内核参考反馈

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5-4Altera GPIO Lite接口信号

UG-M10GPIO2015.11.02

参数条件所允许的值说明Use a single register to drivethe output enable (oe) signalat the I/O buffer•Data direction =•Onoutput or bidir•Off•Register mode =single-register orddr•Use DDIOregisters to drivethe output enable(oe) signal at the I/O buffer = off•Data direction =•Onoutput or bidir•Off•Register mode =ddr•Use a singleregister to drivethe output enable(oe) signal at the I/O buffer = off•Data direction =input or bidir•Register mode =ddr•On•Off如果打开，指定单寄存器在输出缓冲器上驱动OE信号。Use DDIO registers to drivethe output enable (oe) signalat the I/O buffer如果打开，指定DDR I/O寄存器在输出缓冲器上驱动OE信号。输出管脚在OE端口变成高电平后，保持额外的半个时钟周期处于高阻抗状态。Implement DDIO inputregisters in hardimplementation (Onlyavailable in certain devices)•On—实现DDIO输入寄存器在I/O边沿上使用硬核模块。•Off—实现DDIO输入寄存器作为软核实现在FPGA内核架构上使用寄存器。该选项适用于MAX 10 16、25、40和50器件，因为DDIO输入寄存器硬核模块仅在这些器件中适用。为了避免Fitter错误，对于其它的MAX 10器件关闭这一选项。Altera GPIO Lite接口信号

根据您所指定的参数设置，不同的接口信号可用于Altera GPIO Lite IP内核。

表5-4: Pad接口信号

pad接口信号将Altera GPIO Lite IP内核连接到pad。信号名称pad_in方向说明输入如果使用输入通道，就输入pad端口。Altera公司Altera GPIO Lite IP内核参考反馈UG-M10GPIO2015.11.02

Altera GPIO Lite接口信号5-5

信号名称pad_in_b方向说明输入如果使用输入路径并使能真或伪差分缓冲器，那么输入负向pad端口。如果使用输出路径，就输出pad端口。如果使用输出路径并使能真或伪差分缓冲器，那么输出负向pad端口。如果使用双向路径，就是双向pad端口。如果使用双向路径，并且使能真或伪差分缓冲器，就是双向负pad端口。pad_outpad_out_b输出输出pad_iopad_io_b双向双向表5-5: 数据接口信号

数据接口是Altera GPIO Lite IP内核到FPGA内核的一个输入或者输出接口。信号名称din方向说明输入输入管脚接收的数据。每个输入管脚的信号宽度：•DDR模式—2•其他模式—1dout输出通过output管脚发送的数据。每个输出管脚的信号宽度：•DDR模式—2•其他模式—1oe输入使能输出缓冲器的控制信号。该信号是有效高电平(HIGH)。使能输入缓冲器的控制信号。该信号是有效低电平(LOW)。该信号适用于10M16、10M25、10M40和10M50器件。nsleep输入表5-6: 时钟接口信号

该时钟接口是一个输入时钟接口。它包含不同的信号，这取决于配置。Altera GPIO Lite IP内核含有0、1、2或4个时钟输入。时钟端口在不同的配置中表现不同，来反映由时钟信号执行的实际功能。信号名称inclock方向说明输入对输入路径中的寄存器进行计时的输入时钟。Altera GPIO Lite IP内核参考反馈

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5-6Altera GPIO Lite接口信号

UG-M10GPIO2015.11.02

信号名称inclocken方向说明输入当数据被时钟输入时进行控制的控制信号。该信号是有效高电平(HIGH)。对输出路径中的寄存器进行计时的输入时钟。当数据被时钟输出时进行控制的控制信号。该信号是有效高电平(HIGH)。outclockouctlocken输入输入表5-7: 复位接口信号

复位接口将Altera GPIO Lite IP内核连接到DDIO。信号名称aclr方向说明输入将寄存器输出状态设置成0的异步清零的控制信号。该信号是有效高电平(HIGH)。将寄存器输出状态设置成1的异步预置的控制信号。该信号是有效高电平(HIGH)。将寄存器输出状态设置成0的同步清零的控制信号。该信号是有效高电平(HIGH)。aset输入sclr输入Altera公司Altera GPIO Lite IP内核参考反馈MAX 10通用I/O用户指南的额外信息

2015.11.02A

UG-M10GPIO订阅反馈MAX 10通用I/O用户指南的文件修订历史

日期版本修订内容2015年11月2015.11.02•添加了PCII钳位二极对3.3 V和2.5 V施密特触发器I/O标准的支持。•添加了总结可编程I/O缓冲器功能和设置的表格。•更新了有关VCCIO范围考量和VREF I/O标准限制的主题以及在bank 1A和bank 1B中使用差分VCCIO供电的指南。•添加了有关在E144封装中使用时钟和输入管脚的指南主题。•添加了Enable nsleep port参数选项。•移除有关IP目录和参数编辑器，生成IP内核，以及由IP内核生成的文件的主题，并对Altera IP内核简介添加了链接。•将Quartus II修改成Quartus Prime。•在有关I/O bank位置的主题中添加了相关链接到MAX 10器件管脚输出。该器件管脚输出文件提供了有关每个I/O bank中可用的I/O管脚的更多信息。•更新了ADC I/O限制指南主题。2015年6月2015.06.10trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.

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A-2MAX 10通用I/O用户指南的文件修订历史

UG-M10GPIO2015.11.02

日期版本修订内容2015年5月2015.05.04•移除了MAX 10 10M25器件的F672封装。•在列出支持I/O标准的列表中，更新了LVDS (专用)的脚注，声明可以在所有I/O bank上使用LVDS接收器。•在列出I/O标准电压水平和管脚支持的列表中，添加了3.3V施密特触发器(Schmitt Trigger)行，DQS列缺少的脚注编号。•添加了支持可编程输出摆率控制的I/O标准和电流强度设置列表。•更新了有关外部存储器接口I/O限制的主题，添加x24存储器接口宽度至F484封装。•添加了有关可编程差分输出电压的主题。•更新了电压参考I/O标准的指南，添加了不支持电压参考I/O标准的器件封装列表。•更新了有关I/O限制规则的主题，移除有关差分pad布局规则的信息。•将input_ena信号重命名为nsleep，并更新了相关的说明。•更新了Altera GPIO Lite IP内核的Invert DDIO inclock参数的说明。更新了有关ADC I/O限制的主题：•添加了有关在Quartus Prime软件中基于物理规则的实现的信息。•更新了ADC I/O限制组的I/O标准列表的信息。2014年12月2014.12.152014年9月2014.09.22首次发布。Altera公司MAX 10通用I/O用户指南的额外信息反馈

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