700V外延LDMOS模型的建立与参数提取

摘要：本文借助二维数值模拟软件MEDICI对700V外延型LDMOS特性进行分析，对其电流饱和机理做了研究，在此基础上采用宏模型的建模方法，给出LDMOS的等效电路模型。并用参数提取软件Aurora，提取了相应得参数。在Cadence下仿真取得了较好的效果。 关键词：LDMOS，饱和栅压，等效电路模型

Building model and Extracting parameters of a 700V

extension LDMOS Device

Abstract: Analyses are made on the 700V extension LDMOS Device by using

two-dimensional numerical simulator MEDICI and investing its saturation mechanisms of current. Basing on these facts, we use a sub-circuit model by the concept of macro model. And we extract parameters of it by using parameter extraction software Aurora. Good results are obtained when it is simulated in Cadence.

Key words: LDMOS, Saturation voltage of gate, sub-circuit model

1 引 言

高压集成电路目前已被广泛应用于开关电源、电机驱动、工业控制、汽车电子、日常照明、家用电器等领域。高压集成电路一般由高压和低压器件组成。高压器件中最为关键的设计就是LDMOS 的设计。为了能将设计出的LDMOS管用于电路的仿真，建立一个准确的LDMOS的模型就变得尤为关键。本文研究的LDMOS的结构，如图1。其耐压能力可达到近750V。

[1]

图1 LDMOS结构 图2 LDMOS输出特性

2 LDMOS的特性分析

从输出特性的曲线（图2）上可以看出当栅压上升到一定值时，输出电流Id会出现饱和现象。假设此时的栅压为准饱和栅压Vgsat。则当VgsVgsat时Vg增大Id基本不变。我们就这两种不同的工作状态，对LDMOS的工作原理进行分析。

2.1 低栅压下的工作情况（Vgs[2]

低栅压下电流的饱和由沟道电子的速度饱和引起。这是由于：

（1）沟道很短，且由两次扩散形成，沟道中载流子浓度分布不均匀，在沟道发生夹断之前，沟道内载流子浓度最低处的电场强度就已经达到饱和，使得载流子速度发生了饱和。

（2）沟道载流子浓度低，较低的漏压就能使沟道发生速度饱和，此时的漏压尚不能使漂移区达到速度饱和。

一旦沟道内电子达到速度饱和后，继续增大漏压，并不能改变电流的大小。且漂移区中

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会有“包”出现（见图3）。图中实线代表电流线，虚线为耗尽层边界。

图3 Vgs=6V Vds=75V时的电流流向 图 4 Vgs=6v时, 不同漏压下的 “包”出现区域电势分布 通过观察我们发现，“包”是由于栅以及覆盖于器件表面的场板，与其下方的漂移区之间存在MOS电容的关系而产生的。随漏压上升，漂移区表面的电势上升。在纵向电场的作用下，栅及场板下放的漂移区中载流子将发生耗尽，这导致电流导通区域变窄了。

从电学特性上分析，“包”的出现使得大部分增加的压降，落在“包”出现的区域内（见图4），漂移区后半部分的压降基本不变。且此时的输出电流已达到饱和（由沟道饱和电流决定），所以“包”的变化并不影响电流大小。随漏压升高耗尽更为显著，“包”会增大。相反随栅压上升表面耗尽减弱，“包”会缩小。“包”的边界与外延层同衬底间所形成的PN结的耗尽层边界相夹，决定了电流的导通区域。“包”的大小变化改变了电流的导通区域的截面积，使得LDMOS的漂移区电阻发生变化。这种由栅、漏压控制电流导通区域的情况类似JFET的效应，可用一个JFET器件来表示。

2.2 高栅压下的工作情况（Vgs>Vgsat）

高栅压下的电流饱和是由漂移区中载流子速度饱和引起的。这是由于：

在漏压逐渐升高的情况下,漏下方的耗尽层将逐渐展宽，使得电流的导通区域变窄，漂移区的电阻值上升。当漏压增大到足够大时，且满足此时沟道区并未发生夹断或速度饱和的情况，载流子积累在N+漏附近，会形成类似pn结的空间电荷区，产生较大的电场。当电场值达到饱和速度电场临界值，便会引起速度饱和的发生。高栅压下“包”将不会再出现（见图5）。

从硅表面电势变化图（图6）来看，电流饱和之后，电势线后半部分发生弯曲，表明了饱和后增加的电压大部分降落在了漂移区末端。这一现象不难看出，漏收集端存在一等价的有源负载，它的阻值受漏压控制，我们可以将它的物理意义等效成一个结构寄生JFET。

2

图 5 Vgs=9V Vds=150V时的电流流向 图 6 Vgs=9v时, 不同漏压下的

硅表面电势分布

3 LDMOS的等效电路模型。

显然LDMOS的沟道区域相当于增强型的MOS管，电流流出MOS管便进入到JFET1，由于JFET1只是我们抽象出来的电路元件，所以其栅所接的位置不明。但我们知道“包”的大小随栅压及漏压都会发生变化。这就表明了JFET1的栅源电压同样受到LDMOS的栅压及漏压的控制。我们可在JFET1的栅源之间引入一个受LDMOS栅、漏电压控制的电压源，来描述这种影响。接着电流进入到JFET2区，我们发现JFET2中的电流导通区域只受漏压影响，因而可将JFET2看作栅、源短接。有了这些主要的器件，再考虑一些寄生电阻，电容及二极管的影响，就得到了图8的LDMOS完整等效电路模型。

D

JFET2V2JFET1GJV1G

S图7 LDMOS结构划分 图8 LDMOS完整等效电路模型

为满足LDMOS的特性，我们所希望达到的电路工作模式是：

低栅压时，随漏压升高，V1电压上升， MOS管先达到速度饱和，电流保持不变。控制GJ的值，使此时JFET1也进入饱和区，那么增加的电压将会落在JFET1上，电流可保持恒定。而JFET2始终处在线形区。只相当于一个电阻。

高栅压时，V1保持很小，MOS管不发生速度饱和，JFET2先进入到饱和区。输出电流为JFET2的饱和电流。

参数提取步骤： 1． 构造MOS管，其结构与LDMOS中MOS区的结构相同。利用参数提取软件AURORA，

通过测试这个MOS管的输入，输出特性。可提出MOS管的参数。

2． 同样通过输出特性曲线可近似计算出JFET1,JFET2栅、漏电压与电流的关系。便可很容

易的提得这两个管子的参数。 3． JFET1的栅源电压GJ，随G、D处所加的电压GS，DS变化。利用流过MOS管和JFET1

的电流相等的原则,可以算出不同GS、DS下的GJ值。 4． LDMOS中的电容包括Cgs（栅源电容），Cgd（栅漏电容），Cds（源漏电容）。对于Cgs，

在 Cadence下我们只需给出栅源的交叠电容Cgs0[3]。Cgd由在漂移区的栅氧化层产生。如前所述随着漏压的上升，漂移区的氧化层下可能出现一个耗尽层，使得电容值下降。参照文献[4]Cgd的表达式由下式给出：

WL0CoxC1Cgd 2VDG2CoxVDG11 Vj1q.Nd.0si

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Cds可看作漏区的结电容，表达式为[5]：

C2 Cds(1(Vds/Vj2))

将等效电路模型，及其相关模型参数用于cadence下进行仿真，其结果表明此模型仿真结果，与Medici所得出的仿真结果能较好吻合。

图 9 Cadence下仿真出的输出特性 图10 Medici下仿真出的输出特性

图11 Cadence下仿真出的输入出特性 图12 Medici下仿真出的输入特性

为仿真LDMOS的瞬态特性，我们将Vds固定为2V，Vgs在1ns的时间内由0V上升到5V。得到如图13所示的输出电流。

图13 Cadence下仿真出的瞬态特性 图14 Medici下仿真出的瞬态特性

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4 结论

为实现电路仿真的需要，开发新型电子器件模型成为一个重要的课题。与传统的LDMOS等效电路模型比较，本文的创新点在于，引入两个等效的JFET管来构建等效电路，这很好地满足LDMOS高栅压与低栅压两种不同工作状态的需要，提高了模型的准确度。同时也给出了参数提取的步骤，结果证明这一等效电路模型可以较好的模拟LDMOS的特性。

参 考 文 献

[1]郭家荣、孟祥瑞、周耀，DC-DC开关电源管理芯片的设计[J]，微计算机信息，2005第一期； P.152-153

[2]苏建，700V单晶扩散型LDMOS的特性与模型[J]，微电子学，April,2004;2(34).p.2.

[3]David A.Johns, Ken Martin. Analog Integrated Circuit Design[M],机械工业出版社，2005.p.40-42.

[4]Moncoqut D, Farenc D. LDMOS transistor for smart power circuits:modeling and design.In: Proceedings of the 1996 Bipolar/BiCMOS Circuits and Technology Meeting.1996.p216-9.

[5]C.W.Tang,A compact large signal model of LDMOS, SOLID-STATE ELECTRONICS, 46(2002).p.2111-2115.

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