vivado仿真一定要写testbench吗
发布网友
发布时间：2022-04-23 07:57
共2个回答
热心网友
时间：2022-05-01 13:45
应该是初始化的问题吧，前仿和后仿时，很多逻辑的输入都需要确定状态，但是前级如果状态不定，就会导致逻辑功能不能正常，但是实际电路实际都会有初始状态，所以可能会出现仿真不能出正常结果，但是program到芯片却正常运行的现象 建议加上同步全局复位，仿真的时候先来个几十个时钟周期的全局复位，把所有状态都确定，然后再开始run电路功能
热心网友
时间：2022-05-01 15:03
没有板子的话要写，如果有的话就没必要了
热心网友
时间：2022-05-01 13:45
应该是初始化的问题吧，前仿和后仿时，很多逻辑的输入都需要确定状态，但是前级如果状态不定，就会导致逻辑功能不能正常，但是实际电路实际都会有初始状态，所以可能会出现仿真不能出正常结果，但是program到芯片却正常运行的现象 建议加上同步全局复位，仿真的时候先来个几十个时钟周期的全局复位，把所有状态都确定，然后再开始run电路功能
热心网友
时间：2022-05-01 15:03
没有板子的话要写，如果有的话就没必要了
