传统PWM控制与移相PWM控制电路在硬件电路上有什么区别?
发布网友
发布时间：2022-04-21 15:32
共3个回答
热心网友
时间：2023-11-14 20:01
硬件上的最主要区别在于PWM发生电路不同。
考虑如下全桥电路：
此电路中，左半桥臂与右半桥臂用于驱动变压器原边绕组或是直流电机时，传统控制方法类似先开左半桥臂上管与右半桥臂下管，然后关断左半桥臂上管和右半桥臂下管，经过若干死区时间后开启左半桥臂下管和右半桥臂上管。在传统PWM工作过程中，这两个开关的开启和关闭时同时的。
而移相全桥相当于，想要开通左半桥臂的上管和右半桥臂的下管，要先开通左半桥臂的上管，经过一段时间后在开通右半桥臂的下管，关闭时也是先关左半桥臂的上管与右半桥臂的下管（也称左半桥臂为超前桥臂，右半桥臂为滞后桥臂），另两个开关管也是左先开，先关。
好处就是与传统PWM控制方法相比，移相PWM能够形成软开关条件，节约开通关断损耗。
细节请参考“移相全桥软开关”。
由于超前和滞后的存在，所以与传统PWM控制相比，硬件上要求栅极驱动能够满足此超前滞后要求（比如上下两个桥臂的驱动是没有互锁保护的（有互锁保护也可以，但是输入波形要满足时序），或是带使能端的），还有PWM的产生电路也要能够产生相应波形（比如单片机、DSP等可编程的方案可以产生，但是一些PWM发生芯片就不可以）。
热心网友
时间：2023-11-14 20:02
PWM控制电路 CPLD VHDL 在直流伺服控制系统中，通过专用集成芯片或中小规模的数字集成电路构成的传统PWM控制电路往往存在电路设计复杂，体积大，抗干扰能力差以及设计困难、设计周期长等缺点?因此PWM控制电路的模块化、集成化已成为发展趋势。它不仅可以使系统体积减小、重量减轻且功耗降低，同时可使系统的可靠性大大提高。随着电子技术的发展，特别是专用集成电路（ASIC）设计技术的日趋完善，数字化的电子自动化设计（EDA）工具给电子设计带来了巨大变革，尤其是硬件描述语言的出现，解决了传统电路原理图设计系统工程的诸多不便。针对以上情况，本文给出一种基于复杂可编程逻辑器件（CPLD）的PWM控制电路设计和它的仿真波形。
1 PWM控制电路基本原理 为了实现直流伺服系统的H型单极模式同频PWM可逆控制，一般需要产生四路驱动信号来实现电机的正反转切换控制。当PWM控制电路工作时，其中H桥一侧的两路驱动信号的占空比相同但相位相反，同时随控制信号改变并具有互锁功能；而另一侧上臂为低电平，下臂为高电平。另外，为防止桥路同侧对管的导通，还应当配有延时电路。设计的整体模块见图1所示。其中，d[7:0]矢量用于为微机提供调节占空比的控制信号，cs为微机提供控制电机正反转的控制信号，clk为本地晶振频率，qout[3:0]矢量为四路信号输出。其内部原理图如图2所示。该设计可得到脉冲周期固定（用软件设置分频器I9可改变PWM开关频率，但一旦设置完毕，则其脉冲周期将固定）、占空比决定于控制信号、分辨力为1／256的PWM信号。I8模块为脉宽锁存器，可实现对来自微机的控制信号d[7：0]的锁存,d[7：0]的向量值用于决定PWM信号的占空比。clk本地晶振在经I9分频模块分频后可为PWM控制电路中I12计数器模块和I11延时模块提供内部时钟。I12计数器在每个脉冲的上升沿到来时加1，当计数器的数值为00H或由0FFH溢出时，它将跳到00H时，cao输出高电平至I7触发器模块的置位端，I7模块输出一直保持高电平。当I8锁存器的值与I12计数器中的计数值相同时，信号将通过I13比较器模块比较并输出高电平至I7模块的复位端，以使I7模块输出低电平。当计数器再次溢出时，又重复上述过程。I7为RS触发器，经过它可得到两路相位相反的脉宽调制波，并可实现互锁。I11为延时模块，可防止桥路同侧对管的导通，I10模块为脉冲分配电路，用于输出四路满足设计要求的信号。CS为I10模块的控制信号，用于控制电机的正反转。
2 电路设计 本设计采用的是Lattice半导体公司推出的is-plever开发平台，该开发平台定位于复杂设计的简单工具。它采用简明的设计流程并完整地集成了Leonardo Spectrum的VHDL综合工具和ispVMTM系统，因此，无须第三方设计工具便可完成整个设计流程。在原理设计方面，本设计采用自顶向下、层次化、模块化的设计思想，这种设计思想的优点是符合人们先抽象后具体，先整体后局部的思维习惯。其设计出的模块修改方便，不影响其它模块，且可重复使用，利用率高。本文仅就原理图中的I12计数器模块和I11延迟模块进行讨论。计数器模块的VHDL程序设计如下：entity counter isport(clk: in std logic; Q : out std logic vector(7 downto 0); cao: out std_logic); end counter; architecture a_counter of counter issignal Qs: std_logic_vector(7 downto 0); signal reset: std_logic; signal caolock: std_logic; beginprocess(clk,reset) beginif(reset＝‘1’)thenQs＜＝“00000000”; elsif clk’event and clk＝‘1’ thenQs＜＝Qs＋‘1’; end if; end process; reset＜＝‘1’ when Qs＝255 else ‘0’; caolock＜＝‘1’ when Qs＝0 else ‘0’; Q＜＝Qs; cao＜＝reset or caolock; end a_counter;
在原理图中，延迟模块必不可少，其功能是对PWM波形的上升沿进行延时，而不影响下降沿，从而确保桥路同侧不会发生短路。其模块的VHDL程序如下：entity delay isport(clk: in std_logic; input: in std_logic_vector(1 downto 0); output:out std_logic_vector(1 downto 0) end delay; architecture a_delay of delay issignal Q1,Q2,Q3,Q4: std_logic; beginprocess(clk) beginif clk’event and clk＝‘1’ thenQ3＜＝Q2; Q2＜＝Q1; Q1＜＝input(1); end if; end process; Q4＜＝not Q3; output(1)＜＝input(1)and Q3; output(0)＜＝input(0)and Q4; end a_delay;
热心网友
时间：2023-11-14 20:02
简单的说，传统PWM控制比较简单，在开关转换关断时间区，瞬间同时存在大电压与大关断电流，造成了较大的热损耗及对器件很大的冲击，不但转换效率差，而且散热要求高，器件容易损坏。
而移相控制充分考虑到关断时间高电压的冲击，对开关进行提前或延后，达到零电流或零电压开关状态切换，损耗小，效率高，散热要求低，器件可以更集成化小型化。
